JPS60130245A - Ｆｓｋ復調装置 - Google Patents
Ｆｓｋ復調装置Info
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- JPS60130245A JPS60130245A JP23913483A JP23913483A JPS60130245A JP S60130245 A JPS60130245 A JP S60130245A JP 23913483 A JP23913483 A JP 23913483A JP 23913483 A JP23913483 A JP 23913483A JP S60130245 A JPS60130245 A JP S60130245A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- sampling
- exclusive
- fsx
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
- H04L27/156—Demodulator circuits; Receiver circuits with demodulation using temporal properties of the received signal, e.g. detecting pulse width
- H04L27/1566—Demodulator circuits; Receiver circuits with demodulation using temporal properties of the received signal, e.g. detecting pulse width using synchronous sampling
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は位相連続ＦＳＸ変調信号の復調に用いることが
できるＦＳＸ復調装置に関するものである０ 従来例の構成とその問題点 近年、移動無線通信が無線通信分野の重要な位置を占め
始めており、特にその中で回線接続等を行なう制御信号
の変調方式には、占有周波数帯域幅が狭いこと、非線形
伝送路に適すること、の条件を満足する位相連続ＦＳＫ
がしばしば用いられる。この位相連続ＦＳＸの復調方式
としては、同期検波方式及び遅延検波方式が考えられる
が、搬送波の同期信号の再生が不要であること、バース
トノイズに強いことの理由から遅延検波方式が多く使用
されている。このため位相連続ＦＳＸの遅延検波方式の
復調を行なうモデム用ＬＳＩが数多く使用されている。
できるＦＳＸ復調装置に関するものである０ 従来例の構成とその問題点 近年、移動無線通信が無線通信分野の重要な位置を占め
始めており、特にその中で回線接続等を行なう制御信号
の変調方式には、占有周波数帯域幅が狭いこと、非線形
伝送路に適すること、の条件を満足する位相連続ＦＳＫ
がしばしば用いられる。この位相連続ＦＳＸの復調方式
としては、同期検波方式及び遅延検波方式が考えられる
が、搬送波の同期信号の再生が不要であること、バース
トノイズに強いことの理由から遅延検波方式が多く使用
されている。このため位相連続ＦＳＸの遅延検波方式の
復調を行なうモデム用ＬＳＩが数多く使用されている。
以下図面を参照しながら従来の遅延検波方式による位相
連続ＦＳＸのＦＳＫ復調装置について説明する。第１図
は従来の遅延検波方式による位相連続ＦＳＫのＦＳＫ復
調装置のブロック図であり、１は波形整形した位相連続
ＦＳＫ変調信号を入力する入力端子、２は１ビツトの遅
延回路、３は排他的論理和回路、４は復調信号より高い
周波数成分を減衰させる反転型の低域フィルタ、５はし
きい値を鳥える入力端子、６は入力端子５で与えるしき
い値と低域フィルタ４の出力を比較する比較回路である
。
連続ＦＳＸのＦＳＫ復調装置について説明する。第１図
は従来の遅延検波方式による位相連続ＦＳＫのＦＳＫ復
調装置のブロック図であり、１は波形整形した位相連続
ＦＳＫ変調信号を入力する入力端子、２は１ビツトの遅
延回路、３は排他的論理和回路、４は復調信号より高い
周波数成分を減衰させる反転型の低域フィルタ、５はし
きい値を鳥える入力端子、６は入力端子５で与えるしき
い値と低域フィルタ４の出力を比較する比較回路である
。
以」二の」：うに構成されたＦＳＸ復調装置についてそ
の動作を論理゛１０１○・・・・・・“の変調信号が入
力されたとして以下に説明する。第２図の波形図で示す
ように論理”ｏ ”と論理“１”とからなる信号ａを一
方は直接に排他的論理和回路３へ入力し、他方は１ビツ
トの遅延回路２へ入力する。
の動作を論理゛１０１○・・・・・・“の変調信号が入
力されたとして以下に説明する。第２図の波形図で示す
ように論理”ｏ ”と論理“１”とからなる信号ａを一
方は直接に排他的論理和回路３へ入力し、他方は１ビツ
トの遅延回路２へ入力する。
１ビツトの遅延回路２によって１ビツト遅延された信号
すは前記信号ａと共に排他的論理和回路３へ入力される
。排他的論理和回路３の出力Ｃは低域フィルタ４で復調
信号より高い周波数成分が減衰され出力ｄを得る。比較
回路６では低域フィルタ４の出力ｄと入力端子６に力え
たしきい値が比較され、論理゛１°°の場合はハイレベ
ル、論理゛○°゛の場合はローレベルとなる復調出力を
発生する。
すは前記信号ａと共に排他的論理和回路３へ入力される
。排他的論理和回路３の出力Ｃは低域フィルタ４で復調
信号より高い周波数成分が減衰され出力ｄを得る。比較
回路６では低域フィルタ４の出力ｄと入力端子６に力え
たしきい値が比較され、論理゛１°°の場合はハイレベ
ル、論理゛○°゛の場合はローレベルとなる復調出力を
発生する。
しかしながら、上記のような構成においては、信号の伝
送速度（ピントレート）と伝送する論理゛１”’、”ｏ
’“に対応した変調周波数が近い場合、低域フィルタ４
で信号周波数と不要周波数が十分に分離できず復調信号
に歪及びジッタが発生し原信号と異なること、及び回路
が複雑でコストが高くなるという問題点を有していた。
送速度（ピントレート）と伝送する論理゛１”’、”ｏ
’“に対応した変調周波数が近い場合、低域フィルタ４
で信号周波数と不要周波数が十分に分離できず復調信号
に歪及びジッタが発生し原信号と異なること、及び回路
が複雑でコストが高くなるという問題点を有していた。
発明の目的
本発明の目的は、上記の欠点を除去し２．信号の伝送速
度と伝送する論理゛１“” 、 ” ｏ ”に対応した
変調周波数が近い場合でも簡単な構成で正確な復調を可
能とするＦＳＸ復調装置を提供することにある。
度と伝送する論理゛１“” 、 ” ｏ ”に対応した
変調周波数が近い場合でも簡単な構成で正確な復調を可
能とするＦＳＸ復調装置を提供することにある。
発明の構成
本発明のＦＳＸ復調装置は、論理“○°゛と論理“１゛
°に対応する位相連続ＦＳＸ信号の１ピッ１〜間の反転
回数が奇数回と偶数回になる変調方式に着目し、１ビツ
ト間の反転回数が奇数回の場合は最初の反転前の論理レ
ベルと最後の反転後の論理レベルが異なり、偶数回の場
合は同じとなることを利用して復調を行なうことを基本
原理とするものであり、論理信号の１ビツトの時間をＴ
とし、かつＦｌ、＝Ｎ７／Ｔ 、 Ｆ２−（Ｍ十％）／
Ｔ（但し、Ｍ、ＮはＮ（Ｍ十％を満たす自然数である）
で表わされる周波数Ｆ１．Ｆ２で前記論理信号の°Ｏ°
°または１“°が伝送される位相連続ＦＳＫ信号の復調
において、この位相連続ＦＳＸ信号を１ビットごとに時
間○から時間Ｔ／（２Ｍ＋１） 壕での間に１回目のサ
ンプリングを行ない、また時間２ＭＴ、／ （２Ｍ＋１
）から時間Ｔまでの間に２回目のサンプリングを行な
うサンプリング回路と、このサンプリング回路の出力を
遅延させる１ビットのシフトレジスタと、タイマからの
タイミングパルスを％分周する％分周回路と、このサン
プリング回路と、シフトレジスタと阿分周回路にタイミ
ングパルスを与えるタイマと、前記サンプリング回路の
出力とシフトレジスタの出力を入力して排他的論理和を
取る排他的論理和回路と、この排他的論理和回路の出力
を前記阿分周回路の出力により前記２回目のサンプリン
グのタイミングと同期してラッチ状態にするラッチ回路
を具備し、このランチ回路の出力より復調出力を得るよ
うに構成したものである。
°に対応する位相連続ＦＳＸ信号の１ピッ１〜間の反転
回数が奇数回と偶数回になる変調方式に着目し、１ビツ
ト間の反転回数が奇数回の場合は最初の反転前の論理レ
ベルと最後の反転後の論理レベルが異なり、偶数回の場
合は同じとなることを利用して復調を行なうことを基本
原理とするものであり、論理信号の１ビツトの時間をＴ
とし、かつＦｌ、＝Ｎ７／Ｔ 、 Ｆ２−（Ｍ十％）／
Ｔ（但し、Ｍ、ＮはＮ（Ｍ十％を満たす自然数である）
で表わされる周波数Ｆ１．Ｆ２で前記論理信号の°Ｏ°
°または１“°が伝送される位相連続ＦＳＫ信号の復調
において、この位相連続ＦＳＸ信号を１ビットごとに時
間○から時間Ｔ／（２Ｍ＋１） 壕での間に１回目のサ
ンプリングを行ない、また時間２ＭＴ、／ （２Ｍ＋１
）から時間Ｔまでの間に２回目のサンプリングを行な
うサンプリング回路と、このサンプリング回路の出力を
遅延させる１ビットのシフトレジスタと、タイマからの
タイミングパルスを％分周する％分周回路と、このサン
プリング回路と、シフトレジスタと阿分周回路にタイミ
ングパルスを与えるタイマと、前記サンプリング回路の
出力とシフトレジスタの出力を入力して排他的論理和を
取る排他的論理和回路と、この排他的論理和回路の出力
を前記阿分周回路の出力により前記２回目のサンプリン
グのタイミングと同期してラッチ状態にするラッチ回路
を具備し、このランチ回路の出力より復調出力を得るよ
うに構成したものである。
実施例の説明
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第３図は本発明の一実施例におけるＦＳＫ復調装置のブ
ロック図を示すものである。第３図において、７．は波
形整形した位相連続ＦＳＫ変調信号を入力する入力端子
、１３はタイミングパルスを与えるタイマ、８は入力端
子７に加えられた変調信号をタイマ１３からのタイミン
グパルスでサンプルするサンプリング回路、９はサンプ
リング回路８からの信号をタイマ１３からのタイミング
パルスでシフトする１ビツトのシフトレジスタ、１０は
シフトレジスタ９からの出力とサンプリング回路８から
の出力を入力とする排他的論理和回路、１１はタイマ１
３からのタイミング信号を％分周して出力する％分周回
路、１２は排他的論理和回路１０からの出力を阿分周回
路１１の出力でラッチして復調信号として出力するラッ
チ回路である。
ロック図を示すものである。第３図において、７．は波
形整形した位相連続ＦＳＫ変調信号を入力する入力端子
、１３はタイミングパルスを与えるタイマ、８は入力端
子７に加えられた変調信号をタイマ１３からのタイミン
グパルスでサンプルするサンプリング回路、９はサンプ
リング回路８からの信号をタイマ１３からのタイミング
パルスでシフトする１ビツトのシフトレジスタ、１０は
シフトレジスタ９からの出力とサンプリング回路８から
の出力を入力とする排他的論理和回路、１１はタイマ１
３からのタイミング信号を％分周して出力する％分周回
路、１２は排他的論理和回路１０からの出力を阿分周回
路１１の出力でラッチして復調信号として出力するラッ
チ回路である。
なお、サンプリング回路８及びシフトレジスタ９はタイ
マ１３からのタイミングパルスの立上りで動作し、％分
周回路１１は前記タイミングパルスの立下りで動作する
ものとする。寸だラッチ回路１２は％分周回路１１の出
力波形の立下りで動作するもの吉する。但し、タイマの
出力パルスのタイミングは入力信号のタイミングと伺ら
かの方法により同期しているものとし、ここではこの手
段についての説明は省略する。
マ１３からのタイミングパルスの立上りで動作し、％分
周回路１１は前記タイミングパルスの立下りで動作する
ものとする。寸だラッチ回路１２は％分周回路１１の出
力波形の立下りで動作するもの吉する。但し、タイマの
出力パルスのタイミングは入力信号のタイミングと伺ら
かの方法により同期しているものとし、ここではこの手
段についての説明は省略する。
以上のように構成された本実施例のＦＳＸ復調装置につ
いて、前記位相連続ＦＳＸ信号をＮ−１゜Ｍ＝１とした
場合について、サンプリング回路８のサンプルタイミン
グを第４図に示し説明する。
いて、前記位相連続ＦＳＸ信号をＮ−１゜Ｍ＝１とした
場合について、サンプリング回路８のサンプルタイミン
グを第４図に示し説明する。
第４図ｆは論理゛１゛を、ｑは論理” ｏ ”を示し、
論理゛１°゛の変調周波数Ｆ１＝１／Ｔ、論理１○”°
の変調周波数Ｆ２はＦ２−′Ｖ２Ｔである。またｈはタ
イマー３よりサンプリング回路８．シフトレジスタ、％
分周回路１１へ与えられるタイミングパルスであり、第
１回目のサンプリングを時間ｔ 、第２回目のサンプリ
ングを時間ｔ４に行なうとする。ここでｔｌ は論理”
ｏ ”の入力信号波形の１ビツト分の初めｔ。から１
度目の反転点ｔ２の中点であり、ｔ４は２度目の反転点
ｔ３から１ビツトの終り１５１での中点である。同図か
ら明らかなように、論理” １ ”の場合は時刻ｔ１と
ｔ４の論理レベルが異なり、論理゛ｏ ”の場合は、前
記時刻において論理レベルが同じであることに着目する
と、時刻１とｔ４ の論理レベルの排他的論理和をとれ
ば、元の論理“１゛寸たは○゛°が復調できることにな
る。
論理゛１°゛の変調周波数Ｆ１＝１／Ｔ、論理１○”°
の変調周波数Ｆ２はＦ２−′Ｖ２Ｔである。またｈはタ
イマー３よりサンプリング回路８．シフトレジスタ、％
分周回路１１へ与えられるタイミングパルスであり、第
１回目のサンプリングを時間ｔ 、第２回目のサンプリ
ングを時間ｔ４に行なうとする。ここでｔｌ は論理”
ｏ ”の入力信号波形の１ビツト分の初めｔ。から１
度目の反転点ｔ２の中点であり、ｔ４は２度目の反転点
ｔ３から１ビツトの終り１５１での中点である。同図か
ら明らかなように、論理” １ ”の場合は時刻ｔ１と
ｔ４の論理レベルが異なり、論理゛ｏ ”の場合は、前
記時刻において論理レベルが同じであることに着目する
と、時刻１とｔ４ の論理レベルの排他的論理和をとれ
ば、元の論理“１゛寸たは○゛°が復調できることにな
る。
次に、これを実現するための手順について説明する。第
５図に本実施例のＦＳＸ復調装置各部の波形図を示す。
５図に本実施例のＦＳＸ復調装置各部の波形図を示す。
同図において、ｉは入力端子７へ入力される位相連続Ｆ
ＳＫ変調信号、】はサンプリング回路８の出力、ｋはシ
フトレジスタ９の出力、ｌは排他的論理和回路１０の出
力、ｐはタイマ１３からのタイミングパルス、ｑは阿分
周回路１１の出力、ｒはラッチ回路１２の出力、即ち復
調出力である。捷ず第６図の波形図で示すように論理゛
１○１ｏ・・・・パからなる変調信号ｉを入力端子７よ
りサンプリング回路８へ入力し、タイマ１３のタイミン
グパルスｐの立上りでサンプリングを行なう。このサン
プルタイミングは第４図の時刻１１．１４に対応してお
り、まず時刻ｔ１ の時、サンブリ：／グ回路８の出力
ｉ （４シフトレジヌタ９及び排他的論理和回路１○へ
入力される。同じタイミングでシフトレジスタ９からの
出力ｋが排他的論理和回路１○へ入力され、排他的論理
和回路１○からは何らかの値が出力されるが、ラッチ回
路１２は％分周回路１１の出力ｑが立下がらないため前
の値を保持しており、ラッチ回路１２の出力、即ち復調
出力ｒは変化しない。次に、時刻ｔ４の時サンプリング
回路８の出力］は・シフトレジスタ９及び排他的論理和
回路１○へ入力される。同じタイミングでシフトレジス
タ９からの出力ｋが排他的論理和回路１０へ入力され、
このとき時刻ｔ１とｔ４における変調信号の論理レベル
が排他的論理和回路１○へ入力されることになる。先に
も説明したように論理゛１°゛の場合は時刻ｔ１とｔ４
の論理１／ベルが異なり、論理゛°○゛°の場合は前記
時刻において論理レベルが同じであるから、時刻ｔ１と
ｔ４の論理レベルの排他的論理和をとれば元の論理”
１ ”または○゛°が復調できることになる。即ち、排
他的論理和回路１０の出力ｌが変調信号１に対応する復
調波形となる。さらに、この排他的論理和の結果を１ビ
ツトごとに周期的に出力するために次の方法を取ってい
る。即ち、第４図の時刻ｔ６に対応したタイミングに％
分周回路の出力波形ｑが立下がるので、どのタイミング
でラッチ回路１２により前記排他的論理和回路１Ｏの出
力ｌをランチし、１ビツトごとに且つ、周期的に復調出
力ｒを得ている。
ＳＫ変調信号、】はサンプリング回路８の出力、ｋはシ
フトレジスタ９の出力、ｌは排他的論理和回路１０の出
力、ｐはタイマ１３からのタイミングパルス、ｑは阿分
周回路１１の出力、ｒはラッチ回路１２の出力、即ち復
調出力である。捷ず第６図の波形図で示すように論理゛
１○１ｏ・・・・パからなる変調信号ｉを入力端子７よ
りサンプリング回路８へ入力し、タイマ１３のタイミン
グパルスｐの立上りでサンプリングを行なう。このサン
プルタイミングは第４図の時刻１１．１４に対応してお
り、まず時刻ｔ１ の時、サンブリ：／グ回路８の出力
ｉ （４シフトレジヌタ９及び排他的論理和回路１○へ
入力される。同じタイミングでシフトレジスタ９からの
出力ｋが排他的論理和回路１○へ入力され、排他的論理
和回路１○からは何らかの値が出力されるが、ラッチ回
路１２は％分周回路１１の出力ｑが立下がらないため前
の値を保持しており、ラッチ回路１２の出力、即ち復調
出力ｒは変化しない。次に、時刻ｔ４の時サンプリング
回路８の出力］は・シフトレジスタ９及び排他的論理和
回路１○へ入力される。同じタイミングでシフトレジス
タ９からの出力ｋが排他的論理和回路１０へ入力され、
このとき時刻ｔ１とｔ４における変調信号の論理レベル
が排他的論理和回路１○へ入力されることになる。先に
も説明したように論理゛１°゛の場合は時刻ｔ１とｔ４
の論理１／ベルが異なり、論理゛°○゛°の場合は前記
時刻において論理レベルが同じであるから、時刻ｔ１と
ｔ４の論理レベルの排他的論理和をとれば元の論理”
１ ”または○゛°が復調できることになる。即ち、排
他的論理和回路１０の出力ｌが変調信号１に対応する復
調波形となる。さらに、この排他的論理和の結果を１ビ
ツトごとに周期的に出力するために次の方法を取ってい
る。即ち、第４図の時刻ｔ６に対応したタイミングに％
分周回路の出力波形ｑが立下がるので、どのタイミング
でラッチ回路１２により前記排他的論理和回路１Ｏの出
力ｌをランチし、１ビツトごとに且つ、周期的に復調出
力ｒを得ている。
これを繰り返すことにより位相連続ＦＳＸ変調信号が復
調できる。
調できる。
以上のように本実施例によれば位相連続ＦＳＸ変調信号
を１ビツトあたり２度サンプリングし、その２つの値の
排他的論理和を取ることにより位相連続ＦＳＫ変調信号
の復調を実現している。
を１ビツトあたり２度サンプリングし、その２つの値の
排他的論理和を取ることにより位相連続ＦＳＫ変調信号
の復調を実現している。
なお、上記実施例ではサンプリング回路８のサンプルタ
イミングを第４図のｔｌ及びｔ４としたが、入力信号波
形のジッタが許容できる範囲であれば、ｔｌはｔ。から
ｔ２及びｔ４はｔ３からｔ６のどこに置いてもかまわな
いというととは明らかである。
イミングを第４図のｔｌ及びｔ４としたが、入力信号波
形のジッタが許容できる範囲であれば、ｔｌはｔ。から
ｔ２及びｔ４はｔ３からｔ６のどこに置いてもかまわな
いというととは明らかである。
また第４図りにおいて、タイミングパルスの立下がりは
時間ｔ２及びｔ５に限定されることはなく、次のタイミ
ングパルスの立上が９までの間であればいつでもよい○
また上記ダ施例では位相連続ＦＳＫ信号をＮ＝１．Ｍ＝
１としたが、Ｎ及びＭは上記に限定されるものではなく
、自然数であれば何でもよい。また、論理” １ ”の
周波数Ｆ１をＦ１＝１／Ｔ、論理” ｏ ”の周波数Ｆ
２をＦ２＝′５Ｖ／２Ｔとしたが、これが逆の場合でも
第３図の排他的論理和回路１Ｏとラッチ回路１２の間に
否定回路を挿入することにより、復調出力が得られる。
時間ｔ２及びｔ５に限定されることはなく、次のタイミ
ングパルスの立上が９までの間であればいつでもよい○
また上記ダ施例では位相連続ＦＳＫ信号をＮ＝１．Ｍ＝
１としたが、Ｎ及びＭは上記に限定されるものではなく
、自然数であれば何でもよい。また、論理” １ ”の
周波数Ｆ１をＦ１＝１／Ｔ、論理” ｏ ”の周波数Ｆ
２をＦ２＝′５Ｖ／２Ｔとしたが、これが逆の場合でも
第３図の排他的論理和回路１Ｏとラッチ回路１２の間に
否定回路を挿入することにより、復調出力が得られる。
発明の効果
以上の説明から明らかなように本発明は、波形整形した
位相連続ＦＳＫ変調信号を１ビ、７）間に２度サンプリ
ングし、その２つの値の排他的論理和を取ることにより
復調を行なうように構成しているので、位相連続ＦＳＸ
変調信号の信号の伝送速度と伝送する論理゛′１°ｌ
、 Ｉｔ ｏ ”に対応した変調周波数が近い場合でも
正確な復調が行なえるという優れた効果が得らｎる。１
だ複雑な遅延回路を必要とせず、１ビツトのシフトレジ
スタで実現できるため、回路構成を簡単にすることがで
きる。
位相連続ＦＳＫ変調信号を１ビ、７）間に２度サンプリ
ングし、その２つの値の排他的論理和を取ることにより
復調を行なうように構成しているので、位相連続ＦＳＸ
変調信号の信号の伝送速度と伝送する論理゛′１°ｌ
、 Ｉｔ ｏ ”に対応した変調周波数が近い場合でも
正確な復調が行なえるという優れた効果が得らｎる。１
だ複雑な遅延回路を必要とせず、１ビツトのシフトレジ
スタで実現できるため、回路構成を簡単にすることがで
きる。
さらに、本発明はマイクロコンピュータなどのソフトウ
ェアでも実現ができるため、これまでのノ・−ドで構成
する方法に比較して大幅なコスト低減と省スペースが可
能となる。
ェアでも実現ができるため、これまでのノ・−ドで構成
する方法に比較して大幅なコスト低減と省スペースが可
能となる。
第１図は従来のＦＳＸ復調装置のブロック図、第２図は
従来のＦＳＫ復調装置各部の波形図、第３図は本発明の
一実施例におけるＦＳＸ復調装置のブロック図、第４図
は同装置におけるサンプリング回路のタイムチャート、
第５図゛は本発明の一実施例におけるＦＳＸ復調装置の
各部の波形図である。 １・・・・・・波形整形された位相連続ＦＳＸ変調信号
入力端子、２・・・・・１ビツトの遅延回路、３・・・
・・・排他的論理和回路、４・・・・・・反転型の低域
フィルタ、５・・・・・しきい値を−りえる入力端子、
６・・・・・・比較回路、７・・・・・・位相連続ＦＳ
Ｘ変調信号入力端子、８・・・・・・サンプリング回路
、９・・・・・・１ビツトのシフトレジスタ、１０・・
・・・・排他的論理和回路、１１・・・・・・Ｍ分周回
路、１２・・・・・・ラッチ回路、１３・・・・・・タ
イマ０ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ＷＡ
１図 第２図 一 第３図 １３ ／２ 第４図 Ｚ６６＋ ｔｚ ＺＪ ｔ４ Ｚ、５ 第５図 曲閂
従来のＦＳＫ復調装置各部の波形図、第３図は本発明の
一実施例におけるＦＳＸ復調装置のブロック図、第４図
は同装置におけるサンプリング回路のタイムチャート、
第５図゛は本発明の一実施例におけるＦＳＸ復調装置の
各部の波形図である。 １・・・・・・波形整形された位相連続ＦＳＸ変調信号
入力端子、２・・・・・１ビツトの遅延回路、３・・・
・・・排他的論理和回路、４・・・・・・反転型の低域
フィルタ、５・・・・・しきい値を−りえる入力端子、
６・・・・・・比較回路、７・・・・・・位相連続ＦＳ
Ｘ変調信号入力端子、８・・・・・・サンプリング回路
、９・・・・・・１ビツトのシフトレジスタ、１０・・
・・・・排他的論理和回路、１１・・・・・・Ｍ分周回
路、１２・・・・・・ラッチ回路、１３・・・・・・タ
イマ０ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ＷＡ
１図 第２図 一 第３図 １３ ／２ 第４図 Ｚ６６＋ ｔｚ ＺＪ ｔ４ Ｚ、５ 第５図 曲閂
Claims (2)
- （１）論理信号の１ビツトの時間をＴ゛とし、かつＦｌ
−Ｎ／Ｔ、Ｆ２−（Ｍ＋３Ａ）／Ｔ（但し、Ｍ、ＮはＮ
（Ｍ十％を満たす自然数である）で表わされる周波数Ｆ
１．Ｆ２で前記論理信号の○゛°捷たは” １ ”が伝
送される位相連続ＦＳＸ信号の復調において、この位相
連続ＦＳＸ信号を１ビツトごとに時間０から時間Ｔ／（
２Ｍ＋１ ）ｔでの間に１回目のサンプリングを行ない
、また時間２ＭＴ ／ （２Ｍ＋１ ）から時間Ｔ″？
ｆ、での間に２回目のサンプリングを行なうサンプリン
グ回路と、このサンプリング回路の出力を遅延させる１
ビツトのシフトレジスタと、前記サンプリング回路の出
力とシフトレジスタの出力を入力して排他的論理和を取
る排他的論理和回路と、この４．Ｉｌｌ内的論理和回路
出力を前記２回目のサンプリングのタイミングと同期し
てラッチ状態にするラッチ回路を具備し、このランチ回
路の出力より復調出力を得るように構成したことを特徴
とするＦＳＸ復調装置。 - （２）サンプリング回路とシフトレジスタの動作するタ
イミングをタイマ出力により制御するとともに、前記タ
イマの出力パルスを％分周する％分周回路の出力により
ラッチ回路を制御するように構成したことを特徴とする
特許請求の範囲第１項記載のＦＳＸ復調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23913483A JPS60130245A (ja) | 1983-12-19 | 1983-12-19 | Ｆｓｋ復調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23913483A JPS60130245A (ja) | 1983-12-19 | 1983-12-19 | Ｆｓｋ復調装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60130245A true JPS60130245A (ja) | 1985-07-11 |
Family
ID=17040276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23913483A Pending JPS60130245A (ja) | 1983-12-19 | 1983-12-19 | Ｆｓｋ復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60130245A (ja) |
-
1983
- 1983-12-19 JP JP23913483A patent/JPS60130245A/ja active Pending
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