JPS60128724A - 符号誤り検出回路 - Google Patents
符号誤り検出回路Info
- Publication number
- JPS60128724A JPS60128724A JP23740183A JP23740183A JPS60128724A JP S60128724 A JPS60128724 A JP S60128724A JP 23740183 A JP23740183 A JP 23740183A JP 23740183 A JP23740183 A JP 23740183A JP S60128724 A JPS60128724 A JP S60128724A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- code error
- storage circuit
- outputted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の属する技術分野の説明
本発明は、ディジタル信号伝送における符夛誤シ検出回
路に関する。
路に関する。
（２）従来技術の説明
従来この種の符号誤シ検出回路は、第１図に示すように
送信側、受信側の両方共に、複数のディジタル信号を入
力してパリティビットを生成し、符号誤シの判定を行っ
ている。
送信側、受信側の両方共に、複数のディジタル信号を入
力してパリティビットを生成し、符号誤シの判定を行っ
ている。
ところで、第１図の演算回路２，７は一般に第２図のよ
うに、半加算器を組み合わせて構成される。
うに、半加算器を組み合わせて構成される。
この第２図の演算回路の入力端子２０１の数をｍとし、
入力端子２０１から出力端子２０３までに半加算器２０
２を通る段数すなわち遅延の段数をｎとすれば、これら
のｍとｎとこの演算回路の総数の関係を第３図に示す。
入力端子２０１から出力端子２０３までに半加算器２０
２を通る段数すなわち遅延の段数をｎとすれば、これら
のｍとｎとこの演算回路の総数の関係を第３図に示す。
そのため、入力端子の数ｍすなわち、伝送するディジタ
ル信号の数が増加すれば、半加算器の数はｍ −１個、
また遅延の段数ｎも第３図に示すように増加し、特に伝
送するディジタル信号の数の多い場合には、ハード規模
が大きくなる欠点があった。
ル信号の数が増加すれば、半加算器の数はｍ −１個、
また遅延の段数ｎも第３図に示すように増加し、特に伝
送するディジタル信号の数の多い場合には、ハード規模
が大きくなる欠点があった。
（３）発明の詳細な説明
本発明は送信側、受信側の両方共に、複数のディジタル
信号を変換した直列のパルス列よシ、パリティピットの
生成および符号誤シの判定を行うことにより小型の符号
誤り検出回路を提供するものである。
信号を変換した直列のパルス列よシ、パリティピットの
生成および符号誤シの判定を行うことにより小型の符号
誤り検出回路を提供するものである。
（４）発明の構成
本発明は、送信側においては複数の送信側ディジタル信
号を直列パルスに変換する手段と、前記直列パルス列よ
シ２進カウンタを用いてパリティビットを生成する手段
と、前記パリティビットを前記直列パルス列に付加する
手段とを設け、受信側においては、前記パリティビット
を伺加された直列パルス列すなわち受信直列パルス列を
ゆ数の受信側ディジタル信号に変換する手段と、変換さ
れた前記複数の受信側ディジタル信号を記憶する手段と
、前記受信直列パルス列よシ２進カウンタを用いて受信
信号の符号誤りを検出する手段とを設け、符号誤９を検
出した場合には、以前に受信した記憶した符号誤りのな
い前記複数の受信側ディジタル信号を出力する手段とで
構成される。
号を直列パルスに変換する手段と、前記直列パルス列よ
シ２進カウンタを用いてパリティビットを生成する手段
と、前記パリティビットを前記直列パルス列に付加する
手段とを設け、受信側においては、前記パリティビット
を伺加された直列パルス列すなわち受信直列パルス列を
ゆ数の受信側ディジタル信号に変換する手段と、変換さ
れた前記複数の受信側ディジタル信号を記憶する手段と
、前記受信直列パルス列よシ２進カウンタを用いて受信
信号の符号誤りを検出する手段とを設け、符号誤９を検
出した場合には、以前に受信した記憶した符号誤りのな
い前記複数の受信側ディジタル信号を出力する手段とで
構成される。
（５）発明の詳細な説明
以下本発明の一実施例として、第４図及び第５図を参照
して説明する。
して説明する。
なおパリティピット付加の方法は偶数ハリティまたは奇
数パリティがあるが、ここではパリティビットを含む全
ビットの論理１の数の合計が偶数となるようにパリティ
ビットを付加する偶数パリティで説明する。
数パリティがあるが、ここではパリティビットを含む全
ビットの論理１の数の合計が偶数となるようにパリティ
ビットを付加する偶数パリティで説明する。
送信回路１０１は並列直列変換回路１．２進カウンタを
用いた演算回路２、合成回路３、同期信号発生回路４か
ら構成され、一方受信回路１０２は同期信号検出回路５
、直列並列変換回路６．２進カウンタを用いた演算回路
７、記憶回路８から構成される。
用いた演算回路２、合成回路３、同期信号発生回路４か
ら構成され、一方受信回路１０２は同期信号検出回路５
、直列並列変換回路６．２進カウンタを用いた演算回路
７、記憶回路８から構成される。
複数の入力ディジタル信号は、並列直列変換器１により
直列パルス列１２に変換され、演算回路２によシ生成さ
れたパリティビット１４と、同期信号発生回路からの同
期信号１３が合成回路３によシ合成され送信信号１５と
して受信回路１０２へ伝送される。受信回路では、受信
何月１６の中から同期信号検出回路５によシ同期信号が
検出され、タイミング信号１７が生成される。演算回路
７では受信信号１６を演算し、受信信号に誤りがなけれ
はトリガ信号２０を出力する。また受信信号１６は、直
列並列変換器６で変換された複数のディジタル信号１８
となり、Ｎｊｊ憶回路８へ入力されトリガ信号２０によ
り記憶回路８に畏き込まれ、記憶回路８から最終的に複
数のディジタル信号１９が出力される。
直列パルス列１２に変換され、演算回路２によシ生成さ
れたパリティビット１４と、同期信号発生回路からの同
期信号１３が合成回路３によシ合成され送信信号１５と
して受信回路１０２へ伝送される。受信回路では、受信
何月１６の中から同期信号検出回路５によシ同期信号が
検出され、タイミング信号１７が生成される。演算回路
７では受信信号１６を演算し、受信信号に誤りがなけれ
はトリガ信号２０を出力する。また受信信号１６は、直
列並列変換器６で変換された複数のディジタル信号１８
となり、Ｎｊｊ憶回路８へ入力されトリガ信号２０によ
り記憶回路８に畏き込まれ、記憶回路８から最終的に複
数のディジタル信号１９が出力される。
ここで送信回路１０１と受信回路１０２の間の伝送路１
０３において符号誤シが生じなければ送信信号１５．！
：受信信号１６は同一であるが、伝送路】０３で符号誤
りを生じた場合、送信信号１５と受信信号１６は異なる
。この場合符号誤りによシ、全ビットのうちのある１ビ
ツトが論理１から論理０または論理０から論理１となれ
は、全ビットの論理ｌの数の合計は奇数となる。すなわ
ち符号誤シの無い場合には、全ビットの論理１の数の合
計は偶数であるから演算結果により符号誤シを検出でき
る。
０３において符号誤シが生じなければ送信信号１５．！
：受信信号１６は同一であるが、伝送路】０３で符号誤
りを生じた場合、送信信号１５と受信信号１６は異なる
。この場合符号誤りによシ、全ビットのうちのある１ビ
ツトが論理１から論理０または論理０から論理１となれ
は、全ビットの論理ｌの数の合計は奇数となる。すなわ
ち符号誤シの無い場合には、全ビットの論理１の数の合
計は偶数であるから演算結果により符号誤シを検出でき
る。
以上の説明は偶数パリティについて述べたが、奇数パリ
ティについても同様である。
ティについても同様である。
以上に述べたように演算結果により符号誤シを検出し符
号誤シのある場合には、演算回路７よシトリガ信号２０
が出力される記憶回路８からは今までに記憶していた複
数のディジタル信号を出力し符号誤シの生じた信号は出
力しない。
号誤シのある場合には、演算回路７よシトリガ信号２０
が出力される記憶回路８からは今までに記憶していた複
数のディジタル信号を出力し符号誤シの生じた信号は出
力しない。
ここで、２進カウンタを用いた演ａ１回路２゜７を、第
５図に示したＴ型フリップフロップで直列パルス列の長
さが４ビツトの場合を一例とにＱ出力３０３が反転する
。しかし、Ｔ型フリップ７０ツブ３０では、過去の状態
によりＱ出力が一義的に定まらないため、Ｒ入力３０２
に論理０を入力しＴ型フリップフロップ３０の初期設定
を行なう。
５図に示したＴ型フリップフロップで直列パルス列の長
さが４ビツトの場合を一例とにＱ出力３０３が反転する
。しかし、Ｔ型フリップ７０ツブ３０では、過去の状態
によりＱ出力が一義的に定まらないため、Ｒ入力３０２
に論理０を入力しＴ型フリップフロップ３０の初期設定
を行なう。
第５図（ｂ）は、送信側の２進カウンタに４ビツトの入
力データ１０１１が入力された時の各端子の状態を示す
。第５図（Ｃ）はパリティが付加されて５ピツ）ｆＱ号
誤りなく受信側の２進カウンタに論理１０１１１が入力
された状態を示す。第５図（ｄ）は、パリティが付加さ
れた後、４ピツト目に符号誤りを生じ、受信側の２進カ
ウンタに論理１０１０１が入力された状態を示す。
力データ１０１１が入力された時の各端子の状態を示す
。第５図（Ｃ）はパリティが付加されて５ピツ）ｆＱ号
誤りなく受信側の２進カウンタに論理１０１１１が入力
された状態を示す。第５図（ｄ）は、パリティが付加さ
れた後、４ピツト目に符号誤りを生じ、受信側の２進カ
ウンタに論理１０１０１が入力された状態を示す。
第５図（ｂ）のＱ出力３０３は時間４で論理１となシ、
この論理１を５ビツト目に付加し送信された信号が符号
誤シなく受信された場合第５図（Ｃ）のＱ出力３０３は
時間５で論理Ｏとなっており、−例として１ビツトの符
号誤シある場合は第５図（ｄ）のＱ出力３０３の時間５
で論理１となシ符号誤りを検出することができる。すな
〜わち、２進カウンタにより、論理ｌの信号が奇数かも
しくは偶数かを判定することによシ、パリティピットの
生成または符号誤りの検出を行なうことができる。
この論理１を５ビツト目に付加し送信された信号が符号
誤シなく受信された場合第５図（Ｃ）のＱ出力３０３は
時間５で論理Ｏとなっており、−例として１ビツトの符
号誤シある場合は第５図（ｄ）のＱ出力３０３の時間５
で論理１となシ符号誤りを検出することができる。すな
〜わち、２進カウンタにより、論理ｌの信号が奇数かも
しくは偶数かを判定することによシ、パリティピットの
生成または符号誤りの検出を行なうことができる。
ここでは、４ビツトの場合について説明したが、ビット
数が楕加した場合にも、一段の２進カランタにて対応可
能である。
数が楕加した場合にも、一段の２進カランタにて対応可
能である。
（６）発明の詳細な説明
本発明は以上説明したようにパリティビットの生成およ
び符号誤シの検出を、直列パルス列において２進カウン
タを用いて行ない、伝送路で誤りが生じた場合は以前に
記憶していたデータを読み出すようにすることで従来の
欠点を解消することができる。
び符号誤シの検出を、直列パルス列において２進カウン
タを用いて行ない、伝送路で誤りが生じた場合は以前に
記憶していたデータを読み出すようにすることで従来の
欠点を解消することができる。
第１図は、従来の符号誤り検出回路のブロック図、第２
図は第１図の演算回路の一例のブロック図、第３図は演
算回路のビット数と半加算器数、遅延段数を示す図、第
４図は本発明の一実施例のブロック図、第５図（ａ）は
、２進カウンタのブロック図、第５図（ｂ）〜（ｄ）は
夫々タイミングチャートを示す。 １・・・・・・並列直列変換器、２，７・・・・・・演
算回路、３・・・・・・合成回路、４・・・・・・同期
信号発生回路、５・・・・・・同期信号検出回路、６・
・・・・・直列並列変換器、８・・・・・・記憶回路、
１０１・・・・・・送信回路、１０２・・・・・・受信
回路、１０３・・・・・・伝送路、２０１・・・・・・
入力端子、２０２・・・・・・半加勢器、２０３・・・
・・・出力端子、３Ｏ・・・・・・１１型フリツプフロ
ツプ、３０１・・・・・・Ｔ入力、３０２・・・・・・
几入ブハ ３０３・・・・・・Ｑ出力。 ２０２ 一一′ ；；−一一′ 帯５図（ＩＬ） 第５図（１）） 第５図（Ｃ） 拵５図（ｄＬ）
図は第１図の演算回路の一例のブロック図、第３図は演
算回路のビット数と半加算器数、遅延段数を示す図、第
４図は本発明の一実施例のブロック図、第５図（ａ）は
、２進カウンタのブロック図、第５図（ｂ）〜（ｄ）は
夫々タイミングチャートを示す。 １・・・・・・並列直列変換器、２，７・・・・・・演
算回路、３・・・・・・合成回路、４・・・・・・同期
信号発生回路、５・・・・・・同期信号検出回路、６・
・・・・・直列並列変換器、８・・・・・・記憶回路、
１０１・・・・・・送信回路、１０２・・・・・・受信
回路、１０３・・・・・・伝送路、２０１・・・・・・
入力端子、２０２・・・・・・半加勢器、２０３・・・
・・・出力端子、３Ｏ・・・・・・１１型フリツプフロ
ツプ、３０１・・・・・・Ｔ入力、３０２・・・・・・
几入ブハ ３０３・・・・・・Ｑ出力。 ２０２ 一一′ ；；−一一′ 帯５図（ＩＬ） 第５図（１）） 第５図（Ｃ） 拵５図（ｄＬ）
Claims (1)
- 複数のディジタル信号を直列パルス列に変換して送信す
る送信回路と、伝送路を通して受信した前記送信回路か
らの前記直列パルス列を複数のディジタル信号に変換す
る受信回路とを有する伝送装置において、送信側には直
列パルス列から２進カウンタを用いてパリティビットの
生成を行なう手段を設け、受信側には直列パルス列から
２進カウンタを用いて符号誤シ検出を行なう手段を設け
たことを特徴とする符号誤）検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23740183A JPS60128724A (ja) | 1983-12-16 | 1983-12-16 | 符号誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23740183A JPS60128724A (ja) | 1983-12-16 | 1983-12-16 | 符号誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60128724A true JPS60128724A (ja) | 1985-07-09 |
Family
ID=17014843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23740183A Pending JPS60128724A (ja) | 1983-12-16 | 1983-12-16 | 符号誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60128724A (ja) |
-
1983
- 1983-12-16 JP JP23740183A patent/JPS60128724A/ja active Pending
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