JPS60124122A - 論理ゲ−ト回路 - Google Patents
論理ゲ−ト回路Info
- Publication number
- JPS60124122A JPS60124122A JP58232531A JP23253183A JPS60124122A JP S60124122 A JPS60124122 A JP S60124122A JP 58232531 A JP58232531 A JP 58232531A JP 23253183 A JP23253183 A JP 23253183A JP S60124122 A JPS60124122 A JP S60124122A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay time
- control voltage
- gate circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、入力信号に対する出力信号の遅れ時間を可調
整にした論理ゲート回路に関する。
整にした論理ゲート回路に関する。
従来技術と問題点
集積回路の試験機（ＩＣテスター）などでは多数の出力
信号ピンを備え、該ピンより集積回路へ各種信号を加え
、その出力状態をチェックする。この場合、上記各種信
号は正確に同じタイミングで加えたい場合があるが、該
各種信号を発生する各回路の構成はまちまちであり、含
まれるゲート数が異なるからナノ秒（ｎＳ）のオーダー
ではあるが該各種信号の発生タイミングにはバラつきが
ある。
信号ピンを備え、該ピンより集積回路へ各種信号を加え
、その出力状態をチェックする。この場合、上記各種信
号は正確に同じタイミングで加えたい場合があるが、該
各種信号を発生する各回路の構成はまちまちであり、含
まれるゲート数が異なるからナノ秒（ｎＳ）のオーダー
ではあるが該各種信号の発生タイミングにはバラつきが
ある。
発明の目的
本発明は、前記各種信号を出力する論理ゲート回路に、
入力信号に対する出力信号の遅れ時間即ち信号伝播遅延
時間Ｔｐｄを可変にする微調整回路を付加して、該微關
整回路を調整することに出力タイミングを変更し、各論
理ゲートが同タイミングで出力可能にしようとするもの
である。
入力信号に対する出力信号の遅れ時間即ち信号伝播遅延
時間Ｔｐｄを可変にする微調整回路を付加して、該微關
整回路を調整することに出力タイミングを変更し、各論
理ゲートが同タイミングで出力可能にしようとするもの
である。
発明の構成
本発明は、定電流源トランジスタを有する論理ゲート回
路において、制御電圧を入力されて該定電流源トランジ
スタが流す定電流値を該制御電圧により定まる一定値と
し、該ゲート回路の信号伝播遅延時間を所望値にする端
子を備えることを特徴とするが、次に実施例を参照しな
がらこれを詳細に説明する。
路において、制御電圧を入力されて該定電流源トランジ
スタが流す定電流値を該制御電圧により定まる一定値と
し、該ゲート回路の信号伝播遅延時間を所望値にする端
子を備えることを特徴とするが、次に実施例を参照しな
がらこれを詳細に説明する。
発明の実施例
第１図は本発明の第１の実施例を示し、Ｑｌ、Ｑ２はエ
ミッタ結合されたトランジスタ、Ｑ３は定電流源となる
トランシタ、Ｒ１−Ｒ３は抵抗で、これらはＥＣＬ （
エミッタカップルトロジンク）回路を構成する。Ｑ４は
エミツタホロアで用いられるトランジスタ、Ｑ８は定電
流源を構成するトランジスタ、Ｒ４は抵抗で、これらの
Ｑ８．Ｒ４はエミソタボロアトランジスタＱ４の負荷抵
抗となる。Ｖｉはこれらで構成される論理ゲート回路に
対する入力電圧、Ｖｒは基準電圧、■０は出力電圧、Ｖ
ｓは定電流値を定める電圧である。基準電圧Ｖｒは入力
電圧ＶｉのＨ（ハイ） 、Ｌ （ＩＩ：ｌ−）に対する
闇値となるもので、ＶｉがＶｒよりＨであればトランジ
スタＱ１オン、Ｑ２オフ、出力■０はＨとなり、Ｖｉが
ＶｒよりＬであればＱ１オフ、０２オン、ＶｏはＬであ
る。
ミッタ結合されたトランジスタ、Ｑ３は定電流源となる
トランシタ、Ｒ１−Ｒ３は抵抗で、これらはＥＣＬ （
エミッタカップルトロジンク）回路を構成する。Ｑ４は
エミツタホロアで用いられるトランジスタ、Ｑ８は定電
流源を構成するトランジスタ、Ｒ４は抵抗で、これらの
Ｑ８．Ｒ４はエミソタボロアトランジスタＱ４の負荷抵
抗となる。Ｖｉはこれらで構成される論理ゲート回路に
対する入力電圧、Ｖｒは基準電圧、■０は出力電圧、Ｖ
ｓは定電流値を定める電圧である。基準電圧Ｖｒは入力
電圧ＶｉのＨ（ハイ） 、Ｌ （ＩＩ：ｌ−）に対する
闇値となるもので、ＶｉがＶｒよりＨであればトランジ
スタＱ１オン、Ｑ２オフ、出力■０はＨとなり、Ｖｉが
ＶｒよりＬであればＱ１オフ、０２オン、ＶｏはＬであ
る。
この回路では入力電圧Ｖｉに対し出力電圧■０はある時
間だけ遅れるが、その遅れ時間は電流値に依存して一定
である。本回路ではこれを可調整にすべく出力段のエミ
ッタホロア回路に並列に、トランジスタＱ５〜Ｑ７．Ｑ
９及び抵抗Ｒ５からなる負荷容量として機能するエミッ
タホロア回路を接続し、端子Ｔに加える制御電圧Ｖｃで
該負荷回路に流れる電流値を制御する。トランジスタＱ
５〜Ｑ７は並列に接続され、ベースはトランジスタＱ４
のベースと共にＥＣＬ回路の出力端へ接続される。これ
によりＥＣＬ回路の出力端にトランジスタＱ５〜Ｑ７の
ベース容量が接続されたことになり、遅延時間Ｔｐｄは
大になる。またトランジスタＱ５〜Ｑ７のベース容量は
各々のトランジスタに流れる電流の値により変るが、ト
ランジスタＱ９はトランジスタＱ５〜Ｑ７に流れる電流
値を制御電圧Ｖｃにより調整するので、トランジスタＱ
５〜Ｑ７のベース容量は制御電圧Ｖｃにより制御され、
ひいては遅延時間Ｔｐｄが制御電圧Ｖｃにより可調整に
なる。また本回路では制御電圧ＶｃはトランジスタＱ８
のベースへも加えられるので、出力段の電流値も制御電
圧Ｖｃにより調整され、これによっても遅延時間Ｔｐｄ
が調整される。
間だけ遅れるが、その遅れ時間は電流値に依存して一定
である。本回路ではこれを可調整にすべく出力段のエミ
ッタホロア回路に並列に、トランジスタＱ５〜Ｑ７．Ｑ
９及び抵抗Ｒ５からなる負荷容量として機能するエミッ
タホロア回路を接続し、端子Ｔに加える制御電圧Ｖｃで
該負荷回路に流れる電流値を制御する。トランジスタＱ
５〜Ｑ７は並列に接続され、ベースはトランジスタＱ４
のベースと共にＥＣＬ回路の出力端へ接続される。これ
によりＥＣＬ回路の出力端にトランジスタＱ５〜Ｑ７の
ベース容量が接続されたことになり、遅延時間Ｔｐｄは
大になる。またトランジスタＱ５〜Ｑ７のベース容量は
各々のトランジスタに流れる電流の値により変るが、ト
ランジスタＱ９はトランジスタＱ５〜Ｑ７に流れる電流
値を制御電圧Ｖｃにより調整するので、トランジスタＱ
５〜Ｑ７のベース容量は制御電圧Ｖｃにより制御され、
ひいては遅延時間Ｔｐｄが制御電圧Ｖｃにより可調整に
なる。また本回路では制御電圧ＶｃはトランジスタＱ８
のベースへも加えられるので、出力段の電流値も制御電
圧Ｖｃにより調整され、これによっても遅延時間Ｔｐｄ
が調整される。
制御電圧Ｖｃを高くしてトランジスタＱ８．Ｑ９の電流
を大にするとエミッタホロア回路の動作は高速になり、
遅延時間Ｔｐｄは小になる。これとは逆に制御電圧Ｖｃ
を低くしてトランジスタＱ８゜Ｑ９の電流を小にすると
エミッタホロア回路の動作は低速になり、遅延時間は大
になる。第２図は制御電圧Ｖｃ対倍信号伝播遅延時間ｐ
ｄの関係を示す。この図の横軸は制御電圧ＶＣ（■）、
縦軸は信号伝播遅延時間Ｔｐｄ（ｎＳ）であり、点線曲
線Ｃ２は負荷回路Ｑ５〜Ｑ７．Ｑ９がなく、トランジス
タＱ８単独の場合の遅延特性で、曲線Ｃ１は負荷回路を
加えた場合の全体の遅延特性である。
を大にするとエミッタホロア回路の動作は高速になり、
遅延時間Ｔｐｄは小になる。これとは逆に制御電圧Ｖｃ
を低くしてトランジスタＱ８゜Ｑ９の電流を小にすると
エミッタホロア回路の動作は低速になり、遅延時間は大
になる。第２図は制御電圧Ｖｃ対倍信号伝播遅延時間ｐ
ｄの関係を示す。この図の横軸は制御電圧ＶＣ（■）、
縦軸は信号伝播遅延時間Ｔｐｄ（ｎＳ）であり、点線曲
線Ｃ２は負荷回路Ｑ５〜Ｑ７．Ｑ９がなく、トランジス
タＱ８単独の場合の遅延特性で、曲線Ｃ１は負荷回路を
加えた場合の全体の遅延特性である。
トランジスタＱ５．Ｑ６．・・・・・・の個数を増加す
るとそれだけ負荷容量が大になるから遅延時間Ｔｐｄは
大になる。なお本回路では制御電圧Ｖｃは出力段エミッ
タホロア回路のトランジスタＱ８と負荷回路のトランジ
スタＱ９に共通に加えているが、トランジスタＱ８とＱ
９とに独立に制御電圧Ｖｃを加えれば、さらに精度の高
い調整を行なうことができる。
るとそれだけ負荷容量が大になるから遅延時間Ｔｐｄは
大になる。なお本回路では制御電圧Ｖｃは出力段エミッ
タホロア回路のトランジスタＱ８と負荷回路のトランジ
スタＱ９に共通に加えているが、トランジスタＱ８とＱ
９とに独立に制御電圧Ｖｃを加えれば、さらに精度の高
い調整を行なうことができる。
また第２図に示すように負荷回路Ｑ５〜Ｑ７を加えるこ
とにより、制御電圧Ｖｃにより変えられる遅延時間Ｔｐ
ｄの範囲が大となり、より精度の高い調整を行なうこと
ができる。
とにより、制御電圧Ｖｃにより変えられる遅延時間Ｔｐ
ｄの範囲が大となり、より精度の高い調整を行なうこと
ができる。
他の実施例として、トランジスタＱｌ、Ｑ２よりなるＥ
ＣＬ回路の定電流トランジスタＱ３のベースに接続され
る端子Ｔ２に与える電圧Ｖｓを制御しても遅延時間Ｔｐ
ｄを調整することができる。
ＣＬ回路の定電流トランジスタＱ３のベースに接続され
る端子Ｔ２に与える電圧Ｖｓを制御しても遅延時間Ｔｐ
ｄを調整することができる。
すなわちＶｓを大にするとＥＣＬ回路は高速に動作し遅
延時間Ｔｐｄは小となり、一方、Ｖｓを小にするとＥＣ
Ｌ回路は低速に動作し遅延時間Ｔｐｄは大となる。
延時間Ｔｐｄは小となり、一方、Ｖｓを小にするとＥＣ
Ｌ回路は低速に動作し遅延時間Ｔｐｄは大となる。
よって、端子Ｔ１への電圧Ｖｃを制御しても、端子Ｔ２
への電圧Ｖｓを制御してもｒｐｄを変えることはでき、
両方同時、又は一方のみ、又は両方独立して制御する等
が可能である。
への電圧Ｖｓを制御してもｒｐｄを変えることはでき、
両方同時、又は一方のみ、又は両方独立して制御する等
が可能である。
第３図は本発明の他の実施例を示し、第１図と同じ部分
には同じ符号が付しである。トランジスタＱ４１とＧ８
１と抵抗Ｒ４１）ランジスタＱ４２とＧ８２と抵抗Ｒ４
２、トランジスタＱ４３とＧ８３とＧ４３はそれぞれエ
ミッタホロアを構成し、トランジスタＱ８１〜Ｑ８３は
それらの定電流源となる。即ち第１図のエミッタホロア
は第３図では縦続接続された３段のエミ・７タホロアで
構成され、その回路の定電流トランジスタＱ８１〜Ｑ８
３とＥＣＬ回路の定電流源用トランジスタＱ３のベース
が、共通に制御電圧Ｖｃを受ける。
には同じ符号が付しである。トランジスタＱ４１とＧ８
１と抵抗Ｒ４１）ランジスタＱ４２とＧ８２と抵抗Ｒ４
２、トランジスタＱ４３とＧ８３とＧ４３はそれぞれエ
ミッタホロアを構成し、トランジスタＱ８１〜Ｑ８３は
それらの定電流源となる。即ち第１図のエミッタホロア
は第３図では縦続接続された３段のエミ・７タホロアで
構成され、その回路の定電流トランジスタＱ８１〜Ｑ８
３とＥＣＬ回路の定電流源用トランジスタＱ３のベース
が、共通に制御電圧Ｖｃを受ける。
この回路では制御電圧Ｖｃを高めてトランジスタＱ３．
ＱＢ１〜Ｑ８３の電流値を大にするとＥＣＬ回路および
エミッタホロア回路−共に動作速度が大になり、遅延時
間Ｔｐｄは小になる。制御電圧Ｖｃを低くず名と、この
逆の動作が行なわれる。
ＱＢ１〜Ｑ８３の電流値を大にするとＥＣＬ回路および
エミッタホロア回路−共に動作速度が大になり、遅延時
間Ｔｐｄは小になる。制御電圧Ｖｃを低くず名と、この
逆の動作が行なわれる。
第４図に本回路の遅延特性を示す。実線曲線Ｃ１は本回
路全体の、そして点線曲線Ｃ２はＥＣＬ回路のみＶｃで
制御したときの遅延特性を示す。
路全体の、そして点線曲線Ｃ２はＥＣＬ回路のみＶｃで
制御したときの遅延特性を示す。
これは、単にＥＣＬ回路の定電流用トラレジスタＱ３の
ベース電位のみＶｃにて制御するよりも、エミッタホロ
アの定電流用トランジスタＱ８１〜Ｑ８３をも同時に制
御した方が、同じように制御電圧Ｖｃを低くした場合よ
り遅延時間Ｔｐｄを大きくすることができることを示し
ている。さらに、複数段のエミッタホロアとすることに
より全体の遅延時間Ｔｐｄも大となり、Ｖｃの制御によ
りより精度の高いＴｐｄの調整をすることができるよう
になることを示している。もちろん本実施例でもトラン
ジスタＱ３とトランジスタＱ８１−Ｑ８３とを一方のみ
、又は双方独立して制御するようにしても良い。
ベース電位のみＶｃにて制御するよりも、エミッタホロ
アの定電流用トランジスタＱ８１〜Ｑ８３をも同時に制
御した方が、同じように制御電圧Ｖｃを低くした場合よ
り遅延時間Ｔｐｄを大きくすることができることを示し
ている。さらに、複数段のエミッタホロアとすることに
より全体の遅延時間Ｔｐｄも大となり、Ｖｃの制御によ
りより精度の高いＴｐｄの調整をすることができるよう
になることを示している。もちろん本実施例でもトラン
ジスタＱ３とトランジスタＱ８１−Ｑ８３とを一方のみ
、又は双方独立して制御するようにしても良い。
第５図はＩＣテスターへの本発明回路の応用例を示す。
ｌＯは各種試験信号の発生部で１２はその入力端子ピン
群、１４は出力端子ピン群、１６は制御端子ピン群であ
る。Ｇ１は入力ゲート群、Ｇ２は内部ゲート群、Ｇ３は
出力ゲート群で、本発明回路は出力ゲート群Ｇ３に適用
する。第１図又は第３図の本発明回路は出力端子ピンの
数だけ設けられる。２０は制御部で、人、出力端子ピン
毎にその人、出力信号間の時間差従ってＴｐｄを測定す
るカウンタ、該遅延時間Ｔｐｄを全出力ピンで同じにす
るに必要な付加遅延時間をめ、該付加遅延時間に対する
制御電圧Ｖｃを出力する演算回路およびテーブルなどを
備える制御回路ＣＮＴ、各出力端子ピン毎の制御電圧Ｖ
ｃ（デジタル値）を書込まれるメモリＭＥＭ、および該
メモリから読出した各端子ピンの制御電圧（デジタル値
）をアナログ電圧に変換するデジタルアナログ変換器Ｄ
ＡＣを備える。ＤＡＣは出力端子ピンの数だけ設け、そ
の入力側にレジスタを設けて該レジスタにメモリ読出し
データをセントして、ＩＣテストに当って各端子ピンに
対する制御電圧Ｖｃを各ＤＡＣに出力させる。勿論各端
子ピン側即ち第１図、第３図の回路に、指定された制御
電圧Ｖｃの発生回路を設けて第５図のＤＡＣは１つとし
、該ＤＡＣに各端子ピンのＶｃを出力させ、該Ｖｃを上
記各電圧発生回路に出力させるようにしてもよい。
群、１４は出力端子ピン群、１６は制御端子ピン群であ
る。Ｇ１は入力ゲート群、Ｇ２は内部ゲート群、Ｇ３は
出力ゲート群で、本発明回路は出力ゲート群Ｇ３に適用
する。第１図又は第３図の本発明回路は出力端子ピンの
数だけ設けられる。２０は制御部で、人、出力端子ピン
毎にその人、出力信号間の時間差従ってＴｐｄを測定す
るカウンタ、該遅延時間Ｔｐｄを全出力ピンで同じにす
るに必要な付加遅延時間をめ、該付加遅延時間に対する
制御電圧Ｖｃを出力する演算回路およびテーブルなどを
備える制御回路ＣＮＴ、各出力端子ピン毎の制御電圧Ｖ
ｃ（デジタル値）を書込まれるメモリＭＥＭ、および該
メモリから読出した各端子ピンの制御電圧（デジタル値
）をアナログ電圧に変換するデジタルアナログ変換器Ｄ
ＡＣを備える。ＤＡＣは出力端子ピンの数だけ設け、そ
の入力側にレジスタを設けて該レジスタにメモリ読出し
データをセントして、ＩＣテストに当って各端子ピンに
対する制御電圧Ｖｃを各ＤＡＣに出力させる。勿論各端
子ピン側即ち第１図、第３図の回路に、指定された制御
電圧Ｖｃの発生回路を設けて第５図のＤＡＣは１つとし
、該ＤＡＣに各端子ピンのＶｃを出力させ、該Ｖｃを上
記各電圧発生回路に出力させるようにしてもよい。
第１図、第３図の出力段ゲート回路の遅延は一定とすれ
ば、上記Ｔｐｄの測定、Ｖｃの決定など（よ−皮丘なえ
ばよく、こうして本ＩＣテスターから各種試験電圧を正
確に一斉に出力させることができる。
ば、上記Ｔｐｄの測定、Ｖｃの決定など（よ−皮丘なえ
ばよく、こうして本ＩＣテスターから各種試験電圧を正
確に一斉に出力させることができる。
試験信号発生部１０及び制御部２０は１つのＬＳＩにま
とめられ、あるいは個々のＩＣにまとめられる。個々の
ＩＣに纏められる場合は制御電圧Ｖｃを受ける端子Ｔは
試験信号発生部のＩＣの外端端子ピンとなる。
とめられ、あるいは個々のＩＣにまとめられる。個々の
ＩＣに纏められる場合は制御電圧Ｖｃを受ける端子Ｔは
試験信号発生部のＩＣの外端端子ピンとなる。
発明の効果
以上説明したように本発明では論理ゲート回路に信号伝
播遅延時間Ｔｐｄを調整する回路をイ］加したので該ゲ
ート回路を出力段に用いて各信号の一斉出力などを行な
うことができ甚だ有効である。
播遅延時間Ｔｐｄを調整する回路をイ］加したので該ゲ
ート回路を出力段に用いて各信号の一斉出力などを行な
うことができ甚だ有効である。
第１図および第３図は本発明の実施例を示す回路図、第
２図および第４図は動作特性を示すグラフ、第５図は応
用例を示すブロック図である。 図面で、Ｑｌ、Ｑ２はＥＣＬを構成する一対のトランジ
スタ、Ｑ３．Ｑ８．Ｑ９．Ｑ８１〜Ｑ８３は定電流源ト
ランジスタ、ＭＥＭ、ＣＮＴ、ＤＡＣは制御電圧を出力
する遅延時間網整回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１図 第２図 ＋ ２ ３ Ｖｃ（’Ｖ） ｌ ２ ３ ＶＣ（Ｖ） 第５図 １０
２図および第４図は動作特性を示すグラフ、第５図は応
用例を示すブロック図である。 図面で、Ｑｌ、Ｑ２はＥＣＬを構成する一対のトランジ
スタ、Ｑ３．Ｑ８．Ｑ９．Ｑ８１〜Ｑ８３は定電流源ト
ランジスタ、ＭＥＭ、ＣＮＴ、ＤＡＣは制御電圧を出力
する遅延時間網整回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１図 第２図 ＋ ２ ３ Ｖｃ（’Ｖ） ｌ ２ ３ ＶＣ（Ｖ） 第５図 １０
Claims (1)
- 【特許請求の範囲】 （１１定電流源トランジスタを有する論理ゲート回路に
おいて、制御電圧を入力されて該定電流源トランジスタ
が流す定電流値を該制御電圧により定まる一定値とし、
該ゲート回路の信号伝播遅延時間を所望値にする端子を
備えることを特徴とする論理ゲート回路。 （２）論理ゲート回路は、エミッタ結合された一対のト
ランジスタを有するＥＣＬｕ路と、その出力段のエミッ
タホロア回路とを有し該ＥＣＬ回路若しくはエミッタホ
ロア回路の定電流トランジスタのベースが、該トランジ
スタが流す定電流値を制御する制御電圧が入力される端
子に一接続されたことを特徴とする特許請求の範囲第１
項記載の論理ゲート回路。 （３）論理ゲート回路は、エミ・７タ結合された一対の
トランジスタを有するＥＣＬｕ路と、その出力段のエミ
ッタホロア回路からなり、これらのＥＣＬｕ路およびエ
ミッタホロア回路の定電流源トランジスタのベースが、
該トランジスタが流す定電流値を制御する制御電圧が入
力される端子に接続されたことを特徴とする特許請求の
範囲第１項記載の論理ゲート回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232531A JPS60124122A (ja) | 1983-12-09 | 1983-12-09 | 論理ゲ−ト回路 |
| EP84308520A EP0151875B1 (en) | 1983-12-09 | 1984-12-07 | Gate circuit device |
| DE8484308520T DE3483576D1 (de) | 1983-12-09 | 1984-12-07 | Tor-schaltungsanordnung. |
| KR1019840007774A KR900002599B1 (ko) | 1983-12-09 | 1984-12-08 | 게이트 회로장치 |
| US06/679,998 US4645958A (en) | 1983-12-09 | 1984-12-10 | Variable delay gate circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232531A JPS60124122A (ja) | 1983-12-09 | 1983-12-09 | 論理ゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124122A true JPS60124122A (ja) | 1985-07-03 |
| JPH0464032B2 JPH0464032B2 (ja) | 1992-10-13 |
Family
ID=16940795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58232531A Granted JPS60124122A (ja) | 1983-12-09 | 1983-12-09 | 論理ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124122A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710530A (en) * | 1980-05-16 | 1982-01-20 | Ibm | Electronic device |
| JPS5756945A (en) * | 1980-09-19 | 1982-04-05 | Mitsubishi Electric Corp | Logic circuit |
| JPS58107725A (ja) * | 1981-12-22 | 1983-06-27 | Nec Corp | 電流切換型論理回路 |
-
1983
- 1983-12-09 JP JP58232531A patent/JPS60124122A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710530A (en) * | 1980-05-16 | 1982-01-20 | Ibm | Electronic device |
| JPS5756945A (en) * | 1980-09-19 | 1982-04-05 | Mitsubishi Electric Corp | Logic circuit |
| JPS58107725A (ja) * | 1981-12-22 | 1983-06-27 | Nec Corp | 電流切換型論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0464032B2 (ja) | 1992-10-13 |
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