JPS60123903A - 分割並行処理プログラマブル・コントロ−ラ - Google Patents
分割並行処理プログラマブル・コントロ−ラInfo
- Publication number
- JPS60123903A JPS60123903A JP23210183A JP23210183A JPS60123903A JP S60123903 A JPS60123903 A JP S60123903A JP 23210183 A JP23210183 A JP 23210183A JP 23210183 A JP23210183 A JP 23210183A JP S60123903 A JPS60123903 A JP S60123903A
- Authority
- JP
- Japan
- Prior art keywords
- program
- ladder
- cpu
- shared
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Multi Processors (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
本発明は、プログラマブル・コントローラ（以下ＰＣと
称する）に関し、特に、長いプログラムラダーを高速処
理できるＰＣに関するものである。
称する）に関し、特に、長いプログラムラダーを高速処
理できるＰＣに関するものである。
〔背景技術］
共有ＩＬＡＭの内容を複数のＣＰｔＪが用いるマルチプ
ロセッサ・システムは周知であるが、共有ＲＡＭのアク
セスに要する手間のため、ＣＰＵの実行時間が低下する
という欠点があることも才だ良く知られている。
ロセッサ・システムは周知であるが、共有ＲＡＭのアク
セスに要する手間のため、ＣＰＵの実行時間が低下する
という欠点があることも才だ良く知られている。
このようなマルチプロセッサ・システムヲＰＣに応用す
れば、各ラダーの情報を各ＣＰＵのプログラムメモリー
に入れ、接点情報を共有ＲＡＭに入れておくというやり
方が考えら１Ｌるが、ＰＣにおいては、接点情報は４１
Ｊ°回（ＩＪｊ：スキ４・ン）アクセスされるので、実
行時間が極端に低下し、いきおいスキャン時間が増大し
、実用に耐えられない。
れば、各ラダーの情報を各ＣＰＵのプログラムメモリー
に入れ、接点情報を共有ＲＡＭに入れておくというやり
方が考えら１Ｌるが、ＰＣにおいては、接点情報は４１
Ｊ°回（ＩＪｊ：スキ４・ン）アクセスされるので、実
行時間が極端に低下し、いきおいスキャン時間が増大し
、実用に耐えられない。
一方、ＰＣにおいてスキャン時間が伎くなると、スイッ
チ専の外部機器からのパルス状伯号を取り込みにくく々
るという問題があるが、例えば、特開昭５６−１６４４
０４では、「入出力処理」、「シーケンス演算処理」、
「シーケンス補助機能処理」の３つの機能を分割し、並
行処理することが提案されている。
チ専の外部機器からのパルス状伯号を取り込みにくく々
るという問題があるが、例えば、特開昭５６−１６４４
０４では、「入出力処理」、「シーケンス演算処理」、
「シーケンス補助機能処理」の３つの機能を分割し、並
行処理することが提案されている。
しかしながら、この提案では、匿いプログラムラダーを
高速処理することについては「シーケンス演算処理」が
やは多時間を要してしまうので顕著な効果が希待てきな
い。
高速処理することについては「シーケンス演算処理」が
やは多時間を要してしまうので顕著な効果が希待てきな
い。
〔発明の目的Ｊ
本発明は、上記間一点を解消することを目的としてなさ
れたもので、プログラムラダーを分割して、（つまり、
前記「シーケンス演算処理」を分割するものと言える）
、各ＣＰＵで並行して処理するＰＣを提供することを目
的とする。
れたもので、プログラムラダーを分割して、（つまり、
前記「シーケンス演算処理」を分割するものと言える）
、各ＣＰＵで並行して処理するＰＣを提供することを目
的とする。
〔発明の要旨」
上記目的を達成するため、本発明はマルチプロセッサ・
システムを統括する上位コントローラを備えて、プログ
ラムラダーを適宜分割して各ＣＰＵのプログラムメモリ
に讐１１き込んでおくとともに、演算開始前に接点情報
を各ＣＩ’ Ｕの内部ＲＡＭに転送し、コイル信号出力
を共有Ｂ、ＡＭに書き込むよう構成するものでめる。
システムを統括する上位コントローラを備えて、プログ
ラムラダーを適宜分割して各ＣＰＵのプログラムメモリ
に讐１１き込んでおくとともに、演算開始前に接点情報
を各ＣＩ’ Ｕの内部ＲＡＭに転送し、コイル信号出力
を共有Ｂ、ＡＭに書き込むよう構成するものでめる。
すなわち、本発明は、ＰＣの演算（ラダーの解析）が一
般の汎用ＣＰＵの演算方式と異なって、前ｆｆ１ｌ！Ｊ
（＠スキャン）の演算結果を用いるため、ｌスキャンの
演算が終了するまでは、接点情報が変化しないことに層
目したものであシ、ｉｌＪ回接点接点情報もに、対応す
るラダーを各ＣＰ Ｕに割シ農てれば、各ＣＰＵでレノ
時に並行処理を行なわせることができるという知見にも
とづくものである。
般の汎用ＣＰＵの演算方式と異なって、前ｆｆ１ｌ！Ｊ
（＠スキャン）の演算結果を用いるため、ｌスキャンの
演算が終了するまでは、接点情報が変化しないことに層
目したものであシ、ｉｌＪ回接点接点情報もに、対応す
るラダーを各ＣＰ Ｕに割シ農てれば、各ＣＰＵでレノ
時に並行処理を行なわせることができるという知見にも
とづくものである。
〔発明の実施例」
以下、本発明の具体的実施例を図を参照して説明する。
第１図は本発明の概念図であシ、マルチＣＰＵシステム
を構成している。図において、ｌ −ａと１−１３はＣ
ＰＵ、２−ａと２−ｂはプログラムメモリ、３− ａと
３ｂはワーキングエリアの内部ＲＡ Ｍ、４− ａと４
−ｂは、各々の内部バス５−ａ及び５−ｂと外部の共有
バス６をつなぐバスバッフ１．７は共有ＲＡＭ、８は上
位コントローラ、４−ｃは、共有バス６を上位コントロ
ーラ８につなぐバスバッフ１．９は外部機器ｌＯとの入
出力インターフェースである。
を構成している。図において、ｌ −ａと１−１３はＣ
ＰＵ、２−ａと２−ｂはプログラムメモリ、３− ａと
３ｂはワーキングエリアの内部ＲＡ Ｍ、４− ａと４
−ｂは、各々の内部バス５−ａ及び５−ｂと外部の共有
バス６をつなぐバスバッフ１．７は共有ＲＡＭ、８は上
位コントローラ、４−ｃは、共有バス６を上位コントロ
ーラ８につなぐバスバッフ１．９は外部機器ｌＯとの入
出力インターフェースである。
さて、ここでは、第２図に示すプロゲラムラター−を実
行させる場合を例にとって説明を進める。
行させる場合を例にとって説明を進める。
第２図のプログラムラダーは、図示するように（１）お
よび（…）の領域に分割された上、ＯＦＵが処理できる
形式の命令語に変換されて、（１）はプログラムメモリ
２−ａに、（１１）はプログラムメモリ２−ｂに書き込
まれる。
よび（…）の領域に分割された上、ＯＦＵが処理できる
形式の命令語に変換されて、（１）はプログラムメモリ
２−ａに、（１１）はプログラムメモリ２−ｂに書き込
まれる。
この分割は、上位コントローラ８がオペレータが打ち込
んだプログラムを所足ステップごとに自動分割＋ること
が暢適であるが、オペソータ自身が、分割区分を指定す
るようにしても良い。
んだプログラムを所足ステップごとに自動分割＋ること
が暢適であるが、オペソータ自身が、分割区分を指定す
るようにしても良い。
外部機器１０の接点情報は、毎演算（スキャン）開始前
に上位コントローラ８の指令によって、１）ｊＪ記（１
）、（１）の領域ごとにそれぞれ内部ｋＬＡＭ８−ａ、
３−ｂＫ鴇き込まれる。
に上位コントローラ８の指令によって、１）ｊＪ記（１
）、（１）の領域ごとにそれぞれ内部ｋＬＡＭ８−ａ、
３−ｂＫ鴇き込まれる。
さて、上位コントローラ８が画ＣＰ Ｕ ｌ −ａ、１
−ｂに対して起動を指令すると、ＣＰＵＩ−ａは＄ １
１４１２から、ＣＰＵ１−ｂは１１１１０５．６からラ
ダーを解析していく。
−ｂに対して起動を指令すると、ＣＰＵＩ−ａは＄ １
１４１２から、ＣＰＵ１−ｂは１１１１０５．６からラ
ダーを解析していく。
このとき、ＣＰＵが必要とする接点情報は全て各ＣＰＵ
の内部ＩＬＡＭに入っているので、共有１ｔＡＭ７をア
クセスする必要はなく、ＣＰ Ｕの演算時間は単−ＣＰ
Ｕの時と全く変わらない。
の内部ＩＬＡＭに入っているので、共有１ｔＡＭ７をア
クセスする必要はなく、ＣＰ Ｕの演算時間は単−ＣＰ
Ｕの時と全く変わらない。
０ＰＵＩ−ａの演算の結果、すなわち＃１４８８４等の
コイル信号は共有ＲＡＭ７に書き込まれる。
コイル信号は共有ＲＡＭ７に書き込まれる。
各ＣＰＵが共有バス６を占有するのは、このようにコイ
ル信号を書き込む時だけである。しかも、この時に他方
のＣＰＵもコイル信号を書−き込もうとして共有ＲＡＭ
７を先にアクセスしていれば、ＷＡＩＴ（一時停止）が
かがシ、処理が中断するが、それぞれのプログラムラダ
ーが、全く同一であることは、まず考えられないので、
ＷＡＩＴがかかる可能性はきわめて低いといえる。
ル信号を書き込む時だけである。しかも、この時に他方
のＣＰＵもコイル信号を書−き込もうとして共有ＲＡＭ
７を先にアクセスしていれば、ＷＡＩＴ（一時停止）が
かがシ、処理が中断するが、それぞれのプログラムラダ
ーが、全く同一であることは、まず考えられないので、
ＷＡＩＴがかかる可能性はきわめて低いといえる。
各ＣＰＵは、受は持ちのラダー領域の処理が終了すると
、停止し、上位コントローラ８にその旨通知し、再起動
を待つ。
、停止し、上位コントローラ８にその旨通知し、再起動
を待つ。
上位コントローラ８は、全てのＣＦＵの終了通知を受け
つけると、接点情報を内部Ｉｔ Ａ Ｍに転送したのち
全ＣＰＵに対し起動を指令する。
つけると、接点情報を内部Ｉｔ Ａ Ｍに転送したのち
全ＣＰＵに対し起動を指令する。
以上が１スキヤンの動作である。
ここにおいて、（１）領域の最後のコイル＃１１０５６
の出力は次回起動前にＣＰＵＩ−ｂの内部ＲＡＭ８−ｂ
に接点情報として転送されるので、従来の分割せずして
一連のラダーを解析するのと同じ結果をうることができ
る。しかも、その結果をうるのに要する時間（スキャン
時間）は半減している。
の出力は次回起動前にＣＰＵＩ−ｂの内部ＲＡＭ８−ｂ
に接点情報として転送されるので、従来の分割せずして
一連のラダーを解析するのと同じ結果をうることができ
る。しかも、その結果をうるのに要する時間（スキャン
時間）は半減している。
なお、ここで示した例は２分割であったが、プログラム
長が長くなれば、ＣＰＵユニットを増設することによっ
て多分割することが可能である。
長が長くなれば、ＣＰＵユニットを増設することによっ
て多分割することが可能である。
以上述べたように、本発明によれば、プログラムラダー
を分割して、同時に並行処理できるので、スキャン時間
を長くすることなく伎いプログラムラダーを高速に処理
できるという大なる効果がある。
を分割して、同時に並行処理できるので、スキャン時間
を長くすることなく伎いプログラムラダーを高速に処理
できるという大なる効果がある。
第１図は本発明の具体的実施例。第２図は本発明の詳細
な説明する図である。
な説明する図である。
Claims (1)
- 【特許請求の範囲】 少なくとも、ＣＰＵと、プログラムメモリと、内部ＲＡ
Ｍを備えるＣＰＵシステムを複数個設け、これらのＣＰ
Ｕシステムを共有バスで接続するとともに、該共有バス
に前記各ＣＰＵシステムが共有する共有ＲＡＭを設けた
うえで、該共有バスを上位コントローラに接続してなる
マルチＣＰＵシステムを用いたプログラマブル・コント
ローラにおいて、 あらかじめプログラムラダーを適宜分割して各ＣＰＵシ
ステムのプログラムメモリに書き込んでおくとともに、
演算開始前に接点情報を各ＣＰＵシステムの内部ｉｔＡ
Ｍに転送し、演算を行わせ、その結果であるコイル信号
出力を前記共有ＩＬＡＭに書き込み、それが終了すれば
、各ＣＰＵシステムは、前記上位コントローラに対して
、その終了を通知して待期１−１ｍ１記１−位コントロ
ーラ≠；各ＣＰＵシステムに対し同時に発する次回の演
初−（別始指令によって再起動を行うようにしたことを
！Ｉ在徴とする分割並行処理プログラマブル・コントロ
ーラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23210183A JPS60123903A (ja) | 1983-12-07 | 1983-12-07 | 分割並行処理プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23210183A JPS60123903A (ja) | 1983-12-07 | 1983-12-07 | 分割並行処理プログラマブル・コントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60123903A true JPS60123903A (ja) | 1985-07-02 |
Family
ID=16934018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23210183A Pending JPS60123903A (ja) | 1983-12-07 | 1983-12-07 | 分割並行処理プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60123903A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281008A (ja) * | 1986-05-30 | 1987-12-05 | Toshiba Corp | シ−ケンス制御システム |
| JPS6336403A (ja) * | 1986-07-31 | 1988-02-17 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラのｉ／ｏユニツト |
| CN103317513A (zh) * | 2013-04-17 | 2013-09-25 | 杭州职业技术学院 | 一种基于多cpu的网络化机器人控制系统 |
-
1983
- 1983-12-07 JP JP23210183A patent/JPS60123903A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281008A (ja) * | 1986-05-30 | 1987-12-05 | Toshiba Corp | シ−ケンス制御システム |
| JPS6336403A (ja) * | 1986-07-31 | 1988-02-17 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラのｉ／ｏユニツト |
| CN103317513A (zh) * | 2013-04-17 | 2013-09-25 | 杭州职业技术学院 | 一种基于多cpu的网络化机器人控制系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4149242A (en) | Data interface apparatus for multiple sequential processors | |
| KR20200069338A (ko) | 호스트 전달되는 병합된 가중치들 및 계층별 명령어들의 패키지를 사용한 뉴럴 네트워크 가속기에 의한 다중 계층 뉴럴 네트워크 프로세싱 | |
| JP2842313B2 (ja) | 情報処理装置 | |
| BR8008678A (pt) | Maquina de transicao-um computador de propositos gerais | |
| US20060164419A1 (en) | Image drawing device and image drawing method | |
| JPS60123903A (ja) | 分割並行処理プログラマブル・コントロ−ラ | |
| Kuhnert | A vision system for real time road and object recognition for vehicle guidance | |
| JPS63284660A (ja) | プロセッサ間通信方式 | |
| JP3053196B2 (ja) | イメージデータのラスタ変換装置 | |
| KR0123855B1 (ko) | 일대다 마스터-슬레이브 방식 연산장치에서의 병렬처리 방법 | |
| JPH027129A (ja) | 演算処理装置 | |
| JPS6020275A (ja) | マルチプロセサの簡易プログラミングシステム | |
| JPS62293372A (ja) | マスタスレ−ブプロセツサ | |
| JPH02311903A (ja) | プログラマブルコントローラ | |
| JPS61233869A (ja) | 画像処理装置 | |
| JPS61235929A (ja) | デ−タ入力制御方式 | |
| JPH0375905B2 (ja) | ||
| JPS61228546A (ja) | メモリ診断・プログラムロ−ド実行方式 | |
| JPS62251829A (ja) | シンボリツク処理システムおよび方法 | |
| JPS5943672A (ja) | 画像処理装置 | |
| JPH0378834A (ja) | データ処理方式 | |
| JPH04181321A (ja) | マイクロプログラムロード方式 | |
| JPS63228345A (ja) | 主記憶アクセス方式 | |
| Faissal | What is a Microprocessor? | |
| JPS63310088A (ja) | 画像処理制御テ−ブルの設定方式 |