JPS60117841A - プロセツサ間通信方式 - Google Patents
プロセツサ間通信方式Info
- Publication number
- JPS60117841A JPS60117841A JP58224821A JP22482183A JPS60117841A JP S60117841 A JPS60117841 A JP S60117841A JP 58224821 A JP58224821 A JP 58224821A JP 22482183 A JP22482183 A JP 22482183A JP S60117841 A JPS60117841 A JP S60117841A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- memory
- matrix switch
- units
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は複数のプロセッサ、特に、マトリックススイッ
チζ＝接続された複数のマイクロプロセッサの間のプロ
セッサ間通信方式に関する。
チζ＝接続された複数のマイクロプロセッサの間のプロ
セッサ間通信方式に関する。
従来技術
従来のこの種のプロセッサ間通信方式は、あるマイクロ
プロセッサユニットがｉトリックススイッチに接続され
た他のマイクロプロセッサユニットにデータ通信を行な
う場合、マトリックススイッチ上の接点をオンして両マ
イクロプロセッサユニットを接続して行なっていた。
プロセッサユニットがｉトリックススイッチに接続され
た他のマイクロプロセッサユニットにデータ通信を行な
う場合、マトリックススイッチ上の接点をオンして両マ
イクロプロセッサユニットを接続して行なっていた。
したがって、ある二つのマイクロプロセッサユニットが
通信を開始するとマトリックススイッチ上の接点がオン
状態になり、その通信が完了するまで、他のマイクロプ
ロセッサユニットからこの両マイクロプロセッサユニッ
トに対する通信が不可能となるため、この両マイクロプ
ロセッサユニット間の通信トラヒックが多い場合は平均
待合せ時間が増加し、複数のマイクロプロセッサ二二ツ
トから１つのマイクロプロセッサユニットへの競合が発
生し、プロセッサ間通信の効率が低下するという欠点が
あった。
通信を開始するとマトリックススイッチ上の接点がオン
状態になり、その通信が完了するまで、他のマイクロプ
ロセッサユニットからこの両マイクロプロセッサユニッ
トに対する通信が不可能となるため、この両マイクロプ
ロセッサユニット間の通信トラヒックが多い場合は平均
待合せ時間が増加し、複数のマイクロプロセッサ二二ツ
トから１つのマイクロプロセッサユニットへの競合が発
生し、プロセッサ間通信の効率が低下するという欠点が
あった。
発明の目的
したがって、本発明の目的は、複数のマイクロプロセッ
サユニット間での待合せおよび競合を解？？Ｔ Ｌ、１
つのマイクロプロセッサユニットから他の全てのマイク
ロプロセッサユニットに対して同時にデータを送信でき
、かつ同時に他の全てのマイクロプロセッサユニットか
らのデータを受信できるようにしたプロセッサ間通信方
式を提供することである。
サユニット間での待合せおよび競合を解？？Ｔ Ｌ、１
つのマイクロプロセッサユニットから他の全てのマイク
ロプロセッサユニットに対して同時にデータを送信でき
、かつ同時に他の全てのマイクロプロセッサユニットか
らのデータを受信できるようにしたプロセッサ間通信方
式を提供することである。
発明の構成
本発明はマトリックススイッチの接点にメモリと選択回
路を接続して構成されるデータ蓄積マトリックススイッ
チ回路と、各マイクロプロセッサユニットに接続される
インタフェイス回路と、各マイクロプロセッサユニット
のメモリに対するデータの書き込みと読み出しおよび選
択回路の切替を制御する同期制御回路とからなり、各マ
イクロプロセッサユニットをデータ蓄積マトリックスス
イッチ回路の各列に対応させ、データ書き込み時、各マ
イクロプロセッサユニットの対応列のメモリ向にメモリ
の内容を読み出すことにより前記の複数のマイクロプロ
セッサユニット間のすべての組合せについてデータを同
時に送信、かつ受信できるようにしたものである。
路を接続して構成されるデータ蓄積マトリックススイッ
チ回路と、各マイクロプロセッサユニットに接続される
インタフェイス回路と、各マイクロプロセッサユニット
のメモリに対するデータの書き込みと読み出しおよび選
択回路の切替を制御する同期制御回路とからなり、各マ
イクロプロセッサユニットをデータ蓄積マトリックスス
イッチ回路の各列に対応させ、データ書き込み時、各マ
イクロプロセッサユニットの対応列のメモリ向にメモリ
の内容を読み出すことにより前記の複数のマイクロプロ
セッサユニット間のすべての組合せについてデータを同
時に送信、かつ受信できるようにしたものである。
実施例
以下、本発明の実施例を図面を参照しながら説明する。
第１図は、マイクロプロセッサユニットが３個の場合の
本発明の１実施例のブロック図である。データ蓄積マト
リックススイッチ回路５００はデータ蓄積マトリックス
スイッチ回路入出力信号線１０ａ、ｌｌｃでフィンタフ
ェイス回路１００と、データ蓄積マトリックススイッチ
回路入出力信号線２０ａ 、 １２ｅでインクフェイス
回路２００と、データ蓄積マトリックススイッチ回路入
出力信号線３０ａ。
本発明の１実施例のブロック図である。データ蓄積マト
リックススイッチ回路５００はデータ蓄積マトリックス
スイッチ回路入出力信号線１０ａ、ｌｌｃでフィンタフ
ェイス回路１００と、データ蓄積マトリックススイッチ
回路入出力信号線２０ａ 、 １２ｅでインクフェイス
回路２００と、データ蓄積マトリックススイッチ回路入
出力信号線３０ａ。
１３ｅで／インタフエイフ回路３００に、それぞれ接続
されている。マイクロプロセッサユニット１は、信号母
線１０で、インタフェイス１００に、マイクロプロセッ
サユニット２は信号母線２０で、インタフェイス回路２
００に、マイクロプロセッサユニット３は信号母線３０
で、インクフェイス回路３０Ｇに、それぞれ接続されて
いる。さらに同期制御信号線内は、メモリをファースト
インファーストアウト（ＦＩＦＯ）メモリとして実現し
たデータ蓄積マトリックススイッチ回路５００のブロッ
ク図を示している。選択回路１３ｂは、綜インタフェイ
ス回路１００と鈍データ蓄積マトリックススイッチ回路
入出力信号線１０ａで、院選択回路２２ｂと、選択回路
出力信号線２３ｅで、諌ＦＩＦＯメモＪ１１３ａと選択
回路出力信号線１３ｄでそれぞれ接続されている。選択
回路１２ｂは、インタフェイス回路３００とデータ蓄積
マトリックススイッチ回路入出力信号線１３ｅで、選択
回路２１ｂと〜選択回路出力信号線２２ｅで、Ｆ Ｉ
ＦＯメモリ１３ａと＜ＦＩＦＯメモリ出力信号線１３ｃ
で、ＦＩＦＯメモリ１２ｓｉとｙＦＩＦｏメモリ出力信
号線１２ｄでそれぞれ接続されている。選択回路１１ｂ
は、インタフェイス回路２００とデータ蓄積マトリック
ススイッチ回路入出力信号線１２ｅで、 ＰＩＦｏ １
２ａとＦＩＦＯメモリ出力信号線１２ｃで、ＦＩＦＯメ
モリ２１ａとＦＩＦＯメモリ出力信号線２１ｃで、ＦＩ
ＦＯメモリ１１ｍと選択回路出力信号線１１ｄでそれぞ
れ接続されている。選択回路２３ｂは、インタフェイス
回路２００とデータ蓄積マトリックススイッチ回路入出
力信号ｍ２０ａで、選択回路３２ｂと選択回路出力信号
線３３ｅで、ＦＩＦＯメモリ２３ａとＦＩＦＯメモリ出
力信号ＩＩｉ！２３ｄでそれぞれ接続されている。選択
回路２２ｂは、ＦＩＦＯメモリ２３ａとＦＩＦＯメモリ
出力信号線２３ｃで、選択回路３１ｂと莢選択回路出力
信号線３２ｅで、ＦＩＦＯメモリ２２ａとＦＩＦＯメそ
り出力信号線２２ｄでそれぞれ接続へれている。選択回
路２１ｂは、ＦＩＦＯメそり２２ａとＦＩＦＯメそり出
力信号線２２ｃで、ＦＩＦＯメモリ３１ａとＦＩＦＯメ
モリ出力信号線３１ｃで、ＦＩＦＯメモリ２１ａと養選
択回路出方信号線２１ｄでそれぞれ接続されている。選
択回路３３ｂは、インタフェイス回路３００とデータ蓄
積マトリックススイッチ回路入出力信号線３０ａで、Ｆ
ＩＦＯメモリ３３ａとＦＩＦＯメモリ出力信号線３３ｄ
でそれぞれ接続されている。選択回路３２ｂは、ＦＩＦ
Ｏメモリ３３ａとＦＩＦＯメモリ出力信号線３３ｃで、
ＦＩＦＯメモリ３２ａと選択回路出力信号線３２ｄでそ
れぞれ接続されている。選択回路３１ｂは、ＦＩＦＯメ
モリ３２ａとＦＩＦＯ出力信号線３２ｃで、ＰＩＦｏ
３１ａと選択回路出力信号線３１ｄでそれぞれ接続され
ている。
されている。マイクロプロセッサユニット１は、信号母
線１０で、インタフェイス１００に、マイクロプロセッ
サユニット２は信号母線２０で、インタフェイス回路２
００に、マイクロプロセッサユニット３は信号母線３０
で、インクフェイス回路３０Ｇに、それぞれ接続されて
いる。さらに同期制御信号線内は、メモリをファースト
インファーストアウト（ＦＩＦＯ）メモリとして実現し
たデータ蓄積マトリックススイッチ回路５００のブロッ
ク図を示している。選択回路１３ｂは、綜インタフェイ
ス回路１００と鈍データ蓄積マトリックススイッチ回路
入出力信号線１０ａで、院選択回路２２ｂと、選択回路
出力信号線２３ｅで、諌ＦＩＦＯメモＪ１１３ａと選択
回路出力信号線１３ｄでそれぞれ接続されている。選択
回路１２ｂは、インタフェイス回路３００とデータ蓄積
マトリックススイッチ回路入出力信号線１３ｅで、選択
回路２１ｂと〜選択回路出力信号線２２ｅで、Ｆ Ｉ
ＦＯメモリ１３ａと＜ＦＩＦＯメモリ出力信号線１３ｃ
で、ＦＩＦＯメモリ１２ｓｉとｙＦＩＦｏメモリ出力信
号線１２ｄでそれぞれ接続されている。選択回路１１ｂ
は、インタフェイス回路２００とデータ蓄積マトリック
ススイッチ回路入出力信号線１２ｅで、 ＰＩＦｏ １
２ａとＦＩＦＯメモリ出力信号線１２ｃで、ＦＩＦＯメ
モリ２１ａとＦＩＦＯメモリ出力信号線２１ｃで、ＦＩ
ＦＯメモリ１１ｍと選択回路出力信号線１１ｄでそれぞ
れ接続されている。選択回路２３ｂは、インタフェイス
回路２００とデータ蓄積マトリックススイッチ回路入出
力信号ｍ２０ａで、選択回路３２ｂと選択回路出力信号
線３３ｅで、ＦＩＦＯメモリ２３ａとＦＩＦＯメモリ出
力信号ＩＩｉ！２３ｄでそれぞれ接続されている。選択
回路２２ｂは、ＦＩＦＯメモリ２３ａとＦＩＦＯメモリ
出力信号線２３ｃで、選択回路３１ｂと莢選択回路出力
信号線３２ｅで、ＦＩＦＯメモリ２２ａとＦＩＦＯメそ
り出力信号線２２ｄでそれぞれ接続へれている。選択回
路２１ｂは、ＦＩＦＯメそり２２ａとＦＩＦＯメそり出
力信号線２２ｃで、ＦＩＦＯメモリ３１ａとＦＩＦＯメ
モリ出力信号線３１ｃで、ＦＩＦＯメモリ２１ａと養選
択回路出方信号線２１ｄでそれぞれ接続されている。選
択回路３３ｂは、インタフェイス回路３００とデータ蓄
積マトリックススイッチ回路入出力信号線３０ａで、Ｆ
ＩＦＯメモリ３３ａとＦＩＦＯメモリ出力信号線３３ｄ
でそれぞれ接続されている。選択回路３２ｂは、ＦＩＦ
Ｏメモリ３３ａとＦＩＦＯメモリ出力信号線３３ｃで、
ＦＩＦＯメモリ３２ａと選択回路出力信号線３２ｄでそ
れぞれ接続されている。選択回路３１ｂは、ＦＩＦＯメ
モリ３２ａとＦＩＦＯ出力信号線３２ｃで、ＰＩＦｏ
３１ａと選択回路出力信号線３１ｄでそれぞれ接続され
ている。
次に動作について説明する３、初期時において、データ
蓄積マトリックススイッチ回路５００内の選択回路１１
ｂ、１２ｂ、１３ｂ、２１ｂ、２２ｂ、２３ｂ、３１ｂ
、３２ｂ、３３ｂ内の信号路は同期制御回路４００の制
御信号により縦マイクロプロセッサユニツ） １，２．
３はそれぞれＦＩＦＯメモリｌｌａ、１２ａ、１３ａ
、 ＦＩＦＯメモリ２１ａ。
蓄積マトリックススイッチ回路５００内の選択回路１１
ｂ、１２ｂ、１３ｂ、２１ｂ、２２ｂ、２３ｂ、３１ｂ
、３２ｂ、３３ｂ内の信号路は同期制御回路４００の制
御信号により縦マイクロプロセッサユニツ） １，２．
３はそれぞれＦＩＦＯメモリｌｌａ、１２ａ、１３ａ
、 ＦＩＦＯメモリ２１ａ。
２２ａ、２３ａ 、 ＦＩＦＯメモリ３１ａ、３２ａ、
３３ａにデータを書き込んで蓄積することができる。次
に同期制御回路４００の制御信号により選択回路１１ｂ
、１２ｂ、１３ｂ。
３３ａにデータを書き込んで蓄積することができる。次
に同期制御回路４００の制御信号により選択回路１１ｂ
、１２ｂ、１３ｂ。
２１ｂ、２２ｂ、２３ｂ、３１ｂ、３２ｂ、３３ｂ内の
信号路が切替って回路１１ｂ、２１ｂによりＦＩＦＯメ
モリｌｌａ、２１ｍ、３１ａが、選択回路１１ｈｊ１２
ｂ、２１ｂ、２２ｂ、３１ｂによりインタフェイス回路
２ＱＱ、ＦＩＦＯメモリ１２ｉ、２２ａ、３２ａが、選
択回路１２ｂ、 １３ｂ、２２ｂ、２３ｂ、３２ｂによ
りインタフェイス回路３００、ＦＩＦＯメモリ１３ａ、
２３ａ、３３ａが接続される。これにより、マイクロプ
ロセッサユニット１．２．３はそれぞれＦＩＦＯメモリ
１１ａ、２１ａ、３１ａ。
信号路が切替って回路１１ｂ、２１ｂによりＦＩＦＯメ
モリｌｌａ、２１ｍ、３１ａが、選択回路１１ｈｊ１２
ｂ、２１ｂ、２２ｂ、３１ｂによりインタフェイス回路
２ＱＱ、ＦＩＦＯメモリ１２ｉ、２２ａ、３２ａが、選
択回路１２ｂ、 １３ｂ、２２ｂ、２３ｂ、３２ｂによ
りインタフェイス回路３００、ＦＩＦＯメモリ１３ａ、
２３ａ、３３ａが接続される。これにより、マイクロプ
ロセッサユニット１．２．３はそれぞれＦＩＦＯメモリ
１１ａ、２１ａ、３１ａ。
ＦＩＦＯメモリ１２ａ、２２１ａ、３２ａ、 ＦＩＦＯ
メモリ１３ｋ・。
メモリ１３ｋ・。
２ａ＝、ｊｊａに格納されたデータを読み込むことがで
きる。すなわち各マイクロプロセッサユニット１゜２．
３は他のマイクロプロセッサユニットからのデータを受
信することができる。
きる。すなわち各マイクロプロセッサユニット１゜２．
３は他のマイクロプロセッサユニットからのデータを受
信することができる。
したがって、各マイクロプロセッサユニット１１２．３
は、同期制御回路４００からのデータの書き込み、読出
しのタイミング指示により、通信を希望するマイクロプ
ロセッサユニットと自マイクロプロセッサユニットとの
データ蓄積マトリックススイッチ回路５００の接点１＝
あるＦＩＦＯメモリを経由すること６二より他のマイク
ロプロセッサユニットとの通信が実現される。
は、同期制御回路４００からのデータの書き込み、読出
しのタイミング指示により、通信を希望するマイクロプ
ロセッサユニットと自マイクロプロセッサユニットとの
データ蓄積マトリックススイッチ回路５００の接点１＝
あるＦＩＦＯメモリを経由すること６二より他のマイク
ロプロセッサユニットとの通信が実現される。
発明の効果
本発明は、以上説明したように、複数のマイクロプロセ
ッサユニットをマトリックススイッチに接続してプロセ
ッサ間通信を行なう場合、マトリックススイッチの接点
に、メモリと選択回路を接続し、同期制御回路の制御で
、送信時は、通信を希望するマイクロプロセッサユニッ
トと、自マイクロプロセッサユニットのマトリックス上
の接点に位置するメモリにデータを蓄積しておき、受信
時は、メモリを読み出すことで、他のすべてのマイクロ
プロセッサへの送信および受信をいっせいに行なうこと
ができる。
ッサユニットをマトリックススイッチに接続してプロセ
ッサ間通信を行なう場合、マトリックススイッチの接点
に、メモリと選択回路を接続し、同期制御回路の制御で
、送信時は、通信を希望するマイクロプロセッサユニッ
トと、自マイクロプロセッサユニットのマトリックス上
の接点に位置するメモリにデータを蓄積しておき、受信
時は、メモリを読み出すことで、他のすべてのマイクロ
プロセッサへの送信および受信をいっせいに行なうこと
ができる。
したがって、従来複数のマイクロプロセッサユニットが
ひとつのマイクロプロセッサユニットへアクセスしたた
めに発生していた競合は本発明によって完全に解消され
、プロセッサ間通信の効率が上がると共に、緊急情報な
どのいつせ％ｚ通知を行なうことができるという効果が
ある。
ひとつのマイクロプロセッサユニットへアクセスしたた
めに発生していた競合は本発明によって完全に解消され
、プロセッサ間通信の効率が上がると共に、緊急情報な
どのいつせ％ｚ通知を行なうことができるという効果が
ある。
第１図はマイクロプロセッサユニットの数が３の場合の
本発明の１実施例のブロック図である。 １．２．３・・・・・・・・・・・・・・・マイクロプ
ロセッサユニット −１００，２００，３００・・・・
・・・「ンタフエイス回路４００・・・・・・・・・・
・・・・・・・・同期制御回路５００・・・・・・・・
・・・・・・・・・・データ蓄積マトリックススイッチ
回路 １１ａ、１２ａ、１３ａ、２１ａ、２２ａ、２３ａ、３
１ａ。 ３２ｍ、３３ａ・・・・・・・・・・・・ＦＩＦＯ（フ
ァーストインファーストアウト）メモリ １１ａ、１２ｂ、１３ｂ、２１ｂ、２２ｂ、２３ｂ、３
１ｂ。
本発明の１実施例のブロック図である。 １．２．３・・・・・・・・・・・・・・・マイクロプ
ロセッサユニット −１００，２００，３００・・・・
・・・「ンタフエイス回路４００・・・・・・・・・・
・・・・・・・・同期制御回路５００・・・・・・・・
・・・・・・・・・・データ蓄積マトリックススイッチ
回路 １１ａ、１２ａ、１３ａ、２１ａ、２２ａ、２３ａ、３
１ａ。 ３２ｍ、３３ａ・・・・・・・・・・・・ＦＩＦＯ（フ
ァーストインファーストアウト）メモリ １１ａ、１２ｂ、１３ｂ、２１ｂ、２２ｂ、２３ｂ、３
１ｂ。
Claims (1)
- マトリックススイッチの接点にメモリと選択回路を接続
して構成されるデータ蓄積マトリックススイッチ回路と
、各マイクロプロセッサユニットに接続されるインタフ
ェイス回路と、各マイクロプロセッサユニットのメモリ
に対するデータの書き込みと読み出しおよび選択回路の
切替を制御する同期制御回路とからなり、各マイクロプ
ロセッサユニットをデータ蓄積マトリックススイッチ回
路の各列゛に対応させ、データ書き込み時、各マイクロ
プロセッサユニットの対応列のメモリにデータを書き込
み、データ読み出し時は選択回路を切替えてデータ蓄積
マトリックス回路の列方向にメモリの内容を読み出すこ
とにより前記の複数のマイクロプロセッサユニット間の
すべての組合せについてデータを同時に送信、かつ受信
できるようにしたことを特徴とするプロセッサ間通信方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224821A JPS60117841A (ja) | 1983-11-29 | 1983-11-29 | プロセツサ間通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224821A JPS60117841A (ja) | 1983-11-29 | 1983-11-29 | プロセツサ間通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117841A true JPS60117841A (ja) | 1985-06-25 |
Family
ID=16819722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224821A Pending JPS60117841A (ja) | 1983-11-29 | 1983-11-29 | プロセツサ間通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007270000A (ja) * | 2006-03-31 | 2007-10-18 | Nichiban Co Ltd | 粘着テープ用基材及び粘着テープ |
-
1983
- 1983-11-29 JP JP58224821A patent/JPS60117841A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007270000A (ja) * | 2006-03-31 | 2007-10-18 | Nichiban Co Ltd | 粘着テープ用基材及び粘着テープ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0955590B1 (en) | Data interface and high-speed communication using the same | |
| JPH08235141A (ja) | 情報処理システム | |
| US4345325A (en) | Message-interchange circuitry for microprocessors linked by synchronous communication network | |
| JPS59140536A (ja) | 複数個の端末装置に接続された非同期バスと同期バスとの間の２方向デ−タ転送を制御し、各端末装置はそれ自身の同期信号を前記同期バスに送る並列インタフエ−ス | |
| CN103903651A (zh) | 双线串行端口内建自测电路及其通讯方法 | |
| JP2734465B2 (ja) | ネットワーク用入出力装置 | |
| JP2002123371A (ja) | ディスクアレイ制御装置及びディスクアレイ制御方法 | |
| US6701407B1 (en) | Multiprocessor system with system modules each having processors, and a data transfer method therefor | |
| RU175049U1 (ru) | УСТРОЙСТВО КОММУНИКАЦИОННЫХ ИНТЕРФЕЙСОВ SpaceWire | |
| US7519848B2 (en) | Data transfer apparatus | |
| JPH09190418A (ja) | ネットワーク制御方法 | |
| JPS6125178B2 (ja) | ||
| JPS633392B2 (ja) | ||
| KR100323910B1 (ko) | 데이터인터페이스 및 이를 사용한 고속통신시스템 | |
| KR0169789B1 (ko) | 클럭주기가 다른 블럭들의 데이타 전송방법 및 회로 | |
| JP3078454B2 (ja) | 時分割多重化装置 | |
| JPS6336428Y2 (ja) | ||
| JP2001043198A (ja) | システム間通信制御方式 | |
| CN1137447C (zh) | 数据接口及使用数据接口的高速通信系统 | |
| JPS5830610B2 (ja) | インタフエイスシステム | |
| JP2021022040A (ja) | 通信制御システムおよび情報処理装置 | |
| JP2002251371A (ja) | 電子機器における通信装置および通信方法 | |
| JPH10173618A (ja) | バススイッチ装置およびその転送順序変換方法 | |
| JP2008158747A (ja) | データ転送装置 | |
| JPS6044713B2 (ja) | デ−タ転送制御方式 |