JPS6011556B2 - パルス発生回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、主としてステッピングモータを駆動するため
のパルス発生回路に関する。

一般に、ステッピングモータのトルク一回転数特性は第
１図に示すようなものとなる。

第１図において、縦軸にトルクを機軸に回転数をとって
ある。同図において、１は瞬時駆動、瞬時停止ができる
領域則ちプルィン領域、０‘まそれ以外の領域即ちプル
ァゥト領域である。プルァゥト鎖城ロでは瞬時駆動、瞬
時停止はできない。このようなステッピングモータの特
性を最大限まで引き出すためには、プルァウト領域０ま
で使用する必要がある。従って、ステッピングモータの
駆動時と停止時には、第２図に示すような速度一時刻袴
性になるように加減遠制御を行わなければならない。第
２図において、縦軸に速度を横軸に時刻をとってある。
同図において１は三角特性、２は台形特性を示す。図中
に示す矢印は、時刻の経過を示している。即ち、駆動時
には低速で動作させ、その後プルアウト領域の速度まで
上昇させ、停止時には再び低速にするような制御を行う
と、ステッピングモータの特性を最大限まで引き出すこ
とができる。しかしながら、第２図に示すような特性の
パルス発生回路を得ることは容易ではなく、従来のパル
ス発生回路は近似的に第２図に示す特性を得ているにす
ぎない。一方、最近のマイコン技術の発達により、第２
図に示す特性をメモリにプログラムしておくこともでき
るようになった。

しかしながら、このようなプログラム方式だと確かに第
２図に示すような特性のパルス発生回路を得ることがで
きる。しかしながらマイコンのマシンサイクルが遅いこ
とにより発生パルスの上限速度が制約をうける、プログ
ラムするためのメモリを多量に必要とする、特性を簡単
に変更することができない等の問題がある。本発明は、
このような点に鑑みてなされたもので、簡単な構成によ
り第２図に示すような特性をもつパルス発生回路を実現
したものである。

以下、本発明を図面を参照しながら詳しく説明する。第
３図は、本発明の一実施例を示す電気的接続図である。

第３図において、１はアップダウン力ウンタ、２は全加
算器、３はラツチ回路、４，５，７はアンドゲート、６
はインバータ、８，９はダウンカウンタ、１０は２進カ
ウンタである。アップダウンカウンターにはアップダウ
ン切換信号とＣＬＯＣＫＩが入力する。このアップダウ
ンカウンタ１の出力は全加算器２に入る。全加算器２は
前記アップダウンカワンタ１の出力を受けるとともにそ
の出力はラツチ回路３に入る。ラツチ回路３には前記全
加算器の出力とＣＬＯＣＫ２が入力されている。全加算
器２の出力は、ＣＬＯＣＫ２によりラツチされる。この
ラッチされたラツチ回路３の出力は、そのまま前記全加
算器２の入力部に帰還されている。全加算器２は、アッ
プダウンカウンタ１とラッチ回路３の出力を受けている
ので、その内容が定格値を超えるたびごとに桁あがり信
号を発生する。即ち、アップダウンカウンタ１、全加算
器２、ラッチ回路３とで構成される回路は、ＣＬＯＣＫ
Ｉ及びＣＬＯＣＫ２を受けて、前記桁上り信号をその出
力とするパルス発振回路として動作する。全加算器２の
桁あがり信号は、アンドゲート４を介して、ダウンカウ
ンタ８，９及び２進カウンタ１０に入力している。

この２進カウンタ１０の出力Ｖｏが、第３図に示すパル
ス発生回路の出力となる。一方、ダウンカウンタ８，９
には、発生パルス数が設定できるようになっている。

発生パルス数とは、第３図に示すパルス発生回路が発生
させることができるパルスの数であり、例えばＮＣマシ
ン等の場合には、この発生パルス数だけステッピングモ
ータを動作させて、位置決めを行う。また例えば、発生
パルス数を５０とすると、ダウンカゥンタ８，９共に５
０を設定するようになっている。ダウンカウンタ８のゼ
ロ検出の出力信号は、インバータ６、アンドゲート７を
介してダウンカウンタ９に入力されるとともに、前記ア
ップダウンカウンタ１にも入力し、アップダウン切換信
号として用いられる。更にアンドゲート５を介して自分
自身にも入力している。一方、ダウンカウンタ９のゼロ
検出の出力信号は、前記全加算器２の桁あがり信号とと
もにアンドゲート４に入力するとともにこの信号はステ
ッピングモータの停止検出信号としても用いられる。こ
のように接続された回路の動作を以下に説明する。スタ
ートの時点においては、全ての素子はリセットされてい
る。

またダウンカウンタ８，９には発生パルス数が設定され
ている。アップダウンカウンタ１は、ダウンカウンタ８
からのアップダウン切換信号を受けて加算モードになっ
ている。スタートとともにＣＬＯＣＫＩがアップダウン
カウンターに、ＣＬＯＣＫ２がラツチ回路３に入力され
る。アップダウンカウンタ１の内容は時間の経過ととも
に増大する。このアップダウンカウンタ１の出力は全加
算器２に入る。全加算器２の出力はラッチ回路３に入り
、ＣＬＯＣＫ２によりラツチされたラッチ回路の出力は
前記全加算器２に入力する。従って、全加算器２は、ア
ップダウンカウンタ１の出力とラッチ回路３の出力を加
算することになる。例えば、アップダウンカウンタ１の
内容が１０で全加算器２の容量が１００であった場合を
考える。

最初はアップダウンカウンタカウンタ１の出力１０が全
加算器２に入力する。ラッチ回路３の出力はまだ０であ
る。従って全加算器２の出力には、前記アップダウンカ
ウンタ１の出力１０がそのまま現れてラッチ回路３に入
る。ＣＬＯＣＫ２の一発目のパルスで全加算器の出力１
０がラッチされこの値がラッチ回路３の出力となる。こ
の出力は全加算器２に帰還されるので、今度は全加算器
２の入力は、アップダウンカウンタ１の出力１０とラツ
チ回路３の出力１０との和郎ち２０となる。全加算器２
の出力２０は、ＣＬＯＣＫ２の２発目のパルスでラツチ
され、ラツチ回路３の出力は２０になる。この世力２０
とアップダウンカウンタ１の出力１０とが加算さ３れる
ので今度は全加算器２の出力は３０になる。このような
加算動作を繰り返し、ＣＬＯＣＫ２の１０発目で全加算
器２の出力は定格一杯の１００になり、桁あがり信号が
１個のパルスとして発生する。このようにして、全加算
器２の桁あがり出力に３は、ＣＬＯＣＫ２のパルスが１
虜陰入るごとに１個の桁あがり信号が発生することにな
る。全加算器２およびラッチ回路３はアップダウンカウ
ンタ１の出力を積分する積分器を構成しており、桁上が
り周波数ｆｃ、全加算器の容量Ｍ．クロック２の周波４
数らおよびアップダウンカウンタ１の出力Ｎｃの間には
ｆＣ＝（ｆ２／Ｎｏ）・Ｎｃ・…．・（１）の関係があ
り、桁上がり周波数ｆｃはアップダウンカウンタ１の出
力Ｎｃに比例する。

以上、アップダウンカウンタ１の出力が固定された場合
について説明したが、実際にはＣＵＯＣＫＩにより、ア
ップダウンカウンタ１の出力は１０，１１，１２・・・
と漸増する。

このようにアップダウンカウンタ１の出力が増大すれば
、それだけ早く全加算器２は定格値に達する。従って全
加算器２の桁あがり進号の発生頻度が上昇する。即ち発
振回路の発振周波数が上がることになる。前述のように
、全加算器２の桁あがり出力からは、アップダウンカウ
ン夕１の内容に比例した周波数のパルス出力が発生する
。第３図に示す回路では、ＣＬＯＣＫＩによってアップ
ダウンカウンタ１の内容が時間に比例して増大している
ので、前記発振回路の出力パルス周波数も時間に比例し
て増加する。この状態が第２図に示す特性図のａ領域で
ある。なおＣＬＯＣＫＩの周波数をｆ，とすると、アッ
プダウンカウンタ１の出力ＮｃはＮｃ＝ｆ，上で表わさ
れる。これを（１）式に代入すると、ｆＣ＝（ｆ．・ｆ
２／Ｎｏ）・ｔ．・・．・・（２）となる。

したがってｆｃの立上がりの速さはｆ，，ｆ２の選定に
よって決定でき、ｆ，とらの間には同期関係がなくても
よい。この出力パルスの数は、ダウンカウンタ８により
計数される。

パルスの数が所定数に達するとダウンカウンタ８の内容
は０になり、ゼロ検出信号が発生する。この信号は、ア
ップダウンカウンタ１に入力してこのカウンタを加算モ
ードから減算モード‘こ反転させるとともに、ィンバー
タ６を介してアンドゲート７を開き、今度はダウンカウ
ンタ９の動作を開始させる。アップダウンカウン夕１は
今度は減算モード‘こなって、その内容は時間の経過と
ともに減少していく。

このようにしてアップダウンカウンターの出力が減少し
始めると、これに対応して全加算器２の桁あがり出力の
発振周波数も減少し始める。この状態が第２図に示す特
性図のｂ領域である。このようにして、ダウンカゥンタ
９の内容が０になった時点でゲート４が閉じ出力Ｖｏは
オフとなる。以上の説明でわかるように、第３図に示す
回路のパルス発生特性は第２図の１に示す三角形である
。この特性曲線１一は、パルス発生速度が漸増する領域
ａと漸減する領域ｂとで構成されている。第３図に示す
回路では、これまでの説明で分かるとおりダウンカウン
タ８，９に設定したパルス数の２倍のパルスが発生する
ので２進カウンタ１０を設けて１／２に分局して出力Ｖ
ｏとしている。このようにすると、発生パルス数を奇数
に設定するときに都合がよい。なお第３図においてダウ
ンカウンタを８，９と２個用いているが、アップダウン
の切換時に発生パルス数を再度設定してやるようにすれ
ばダウンカウンタ１個でもよい。第３図に示す回路では
、第２図の２に示すような台形特性をもったパルスを発
生させることができない。このために、ダウンカウンタ
の設定パルス数を多くすると発振パルスの周波数がステ
ッピングモータの最高速度を超えてしまうことが起こり
うる。従ってこのような場合に、発振周波数の上限を制
限する必要が生じる。第４図は、発振周波数の上限を制
限する回路を設けて第２図の２に示すような台形特性を
もつパルス発生回路の一実施例を示す電気的接続図であ
る。

第３図と比較して異なる点は、第３図のアップダウンカ
ウンタ１と全加算器２との間にラツチ回路１１と、この
ラッチ回路を動作させるストロープ信号発生回路が追加
されていることである。この追加回路が、とりもなおさ
ず上限周波数制限回路である。以下図面を参照しながら
制限回路の動作を説明する。第４図において、Ｎビット
（Ｎは２より大きい正の整数）のアップダウンカウンタ
１のＬＳＢより（Ｎ−ｎ−１）ビット（ｎは１より大き
い正の整数）までのビットがラッチ回路１１に接続され
ている。

即ち、アップダウンカウンターは、（Ｎ−ｎ）ビット目
に１が立つ時に、使用するステツピングモータの最高速
度になるような周波数となるようにｎの値が選ばれる。
かつアップダウンカウンターの容量は、使用周波数範囲
内ではＭＳＢに１が立たないだけの充分な大きさがある
ものとする。ラッチ回路１１‘ま、前記アップダウンカ
ウンタ１の出力を受けて、この信号をストロ−ブ信号で
ラッチして全加算器２に送る。前記ラツチ回路１１に入
力するビットのうち、上位より数ビットはスイッチＳ，
，Ｓ２・・・Ｓｎ′（ｎ′は１より大きい整数）を介し
てオアゲート１３に入力されている。

一方アップダウンカウンタ１のＭＳＢはインバータ１４
を介してナンドゲート１５に入力している。ＭＳＢを除
く上位ビットは、全てオアゲート１２に入力している。
このオアゲート１２の出力と、前記オアゲート１３の出
力はそれぞれオアゲート１６に入力される。オアゲート
１６の出力は、前記ナンドゲート１５の他方の入力に接
続されている。このナンドゲート１５の出力はアンドゲ
ート１７に入力される。アンドゲート１７の他方に入力
にはＣＬＯＣＫ３が入力されており、このアンドゲート
１７の出力は、前述したラッチ回路１１のストローブ信
号としてラツチ回路１１に入力している。

このように構成された回路の動作を以下に説明する。ス
タートしてからいよらくの間は、アップダウンカウンタ
ーの（Ｎ−ｎ）ビット以上のビットはすべて０出力であ
るので、オアゲート１２の出力は０である。

従ってナンドゲート１５の出力は１であるのでアンドゲ
ート１７は開き、アップダウンカウンタ１よりラツチ回
路１１に入力したデータは、ゲート１７より入力される
ＣＬＯＣＫ３によってラッチされ全加算器２に送られる
。このＣＬＯＣＫ３はＣＬＯＣＫＩと同じ周波数を入力
するのが一般的であるが、必ずしもその必要はない。な
ぜなら、ＣＬＯＣＫ３の周波数をｆ３とすると、ｆ３＞
ｆ，ではラッチ回路１ １の出力は周波数ｆ，でしか変
化せず、ｆ３＜ｆ，のときはラツチ回路１ １の出力の
ステップが粗くなるだけで、動作上問題とはならないか
らである。ここまでの動作は第３図に示す回路のそれと
同じである。このようにして第４図に示すパルス発生回
路の出力周波数が漸次増大していく領域が、第２図に示
すａ領域である。アップダウンカウンターの計数がすす
み、（Ｎ−ｎ）ビットに１が立つとオアゲート１２の出
力が１になるので、ナンドゲート１５の出力が０になり
、アンドゲート１７は閉じてしまう。

従ってラッチ回路１１にはストローブパルスが入力しな
くなり、ラッチ回路１１の入力データは刻々と変化して
いるにもかかわらずその出力は一定となる。このため出
力周波数は時間の経過によらず一定となる。この状態が
第２図のｃ領域である。発生パルスの周波数は、前述し
たように一定であるが、アップダウンカウンターの内容
は漸次増大し続ける。このアップダウンカウンタ１が計
数を続けている間に、ダウンカウンタ８の内容が０にな
って、アップダウンカウンタ１のモードは減算モードに
なる。そして（Ｎ−ｎ）ビット以上のビツトが再び０に
戻るとアンドゲート１７が開き、ストローブパルスがラ
ッチ回路１１に入力できるようになる。アップダウンカ
ウンタ１の内容の減少とともに出力パルスの周波数も漸
次減少する。この状態が第２図に示すｄ領域である。更
に時間が経過してダウンカウンタ９のゼロ検出信号が出
力された時点でこの回路はパルス出力を停止する。この
ようにして、第４図に示す回路は、第２図の２に示すよ
うな台形特性のパルスを発生させることができるパルス
発生回路となる。更に第４図に示すように（Ｎ−ｎ−１
）ビット目以下の数ビットを、スイッチＳ，，Ｓ２・・
・Ｓｎ′を介してオアゲート１３に接続することにより
、上限周波数を下げてやることができる。第５図に示す
曲線は、この状態を示したものである。即ち、上限周波
数をＱ，８，ｙと下げていくことができる。この場合に
設定パルス数が同じであれば、ダウンカウンタに設定さ
れたパルス数を発生させるに要する時間は長くなる。す
なわち第５図のＱ，８，ｙの各径路では総パルス数が異
なる。また、第５図に示す台形曲線は、第２図の曲線２
と同じものである。同図中、破線で示した部分は、アッ
プダウンカウンタ１の動作を示している。即ち、パルス
発生回路の特‘曲ま同図に示すように台形でも、内部の
アップダウンカゥンタの動作は、第３図に示す回路と同
機、三角特性であることを示している。次に、ナンドゲ
ート１５の機能について説明する。

第６図のｅ，ｆはアップカウントからダウンカウントに
切換わる様子を示したものである。理想的にはｅ図のよ
うに、ＣＬＯＣＫＩの周期の中点で切換信号がくれば、
第７図に示すようにアップダウンカウンタ１の内容が０
になる時刻と、ステッピングモータが停止する時刻とが
一致する。ところがＣＬＯＣＫＩとＣＬＯＣＫ２とは前
述のように非同期なので、ダウンカウンタ８からの切換
信号とアップダウンカウンタ１の出力も互いに非同期と
なり、切換信号の来る時刻は、第６図のｆに示すように
Ａ点の位置で来たり、Ｂ点の位置で来たりして一定しな
いのが普通である。アップダウンカウンターは、切換信
号がＡの位置で釆ても、Ｂの位置で来ても、ＣＬＯＣＫ
Ｉによらなければカウントダウンを始めない。このため
、切換信号がＡの位置で来た場合は第７図のＡ位置で、
切換信号がＢの位置で来た場合は第７図のＢ位置でそれ
ぞれステッピングモータが停止することになる。切換信
号がＡの位置で釆た場合には、第４図において、ＣＬＯ
ＣＫＩの周波数をＣＬＯＣＫ２より高くしておけば切換
信号のずれの影響は少なくなり、モータ停止時における
カウンタの計数値を１パルス以下にすることは容易であ
る。ところが切換信号がＢの位置で来た場合、カウンタ
の内容が０になってもまだ減算を行っているため、カウ
ンタの内容は、ＭＳＢを含む全ビットに全て１が立ち、
アンドゲ−ト１７を閉じてしまう。このためストローブ
信号が発生せず、ラツチ回路１１の出力は０をホールド
したままとなり、全加算器２にはいつまで縫っても桁上
り信号が発生せずこのためモータは最後の数パルス（Ｃ
ＬＯＣＫＩを遠くしても１パルスは残る）を残したまま
停止してしまうことになる。このような不具合を解消す
るため、ＭＳＢが１の場合にはゲート１７を開いてスト
ローブ信号が発生できるようにナンドゲート１５を設け
たものである。また、今までの説明では、ステッピング
モータを使用することを前提に説明してきたが、本発明
はステツピングモータだけに限らず、ェンコーダ等によ
ってディジタル的に制御されるＤＣモータ、ＡＣモータ
等にも全く同様に適用することができる。

以上、詳細に説明したように、本発明によればステツピ
ングモータの特性を最大限まで引き出して使用すること
のできるパルス発生回路を簡単な構成で実現することが
できる。

【図面の簡単な説明】

第１図は、ステッピングモータの特性を示す図、第２図
はステッピングモータの駆動特性を示す図である。 第３図は、本発明の一実施例を示す電気的接続図、第４
図は本発明の他の実施例を示す電気的接続図である。第
５図はステッピングモータの駆動特性を示す図、第６図
、第７図はアップダウンカウン夕の計数動作を示す図で
ある。１……アップダウンカウンタ、２……全加算器、
３，１１……ラツチ回路、８，９……ダウンカウンタ、
１０……２進カウンタ、１２，１３……オアゲート、１
５……ナンドゲート。 鏡１図 第２図 第３図 第４図 器Ｓ図 第６図 第７図

Claims (1)

1. 【特許請求の範囲】 １ 第１のクロツクパルスを受けるアツプダウンカウン
   タと、このアツプダウンカウンタの出力をその一方の入
   力とする全加算器と、この全加算器の出力を受けて第２
   のクロツクパルスによりラツチするとともにその出力が
   前記全加算器の他方の入力となるラツチ回路とを傭え、
   前記全加算器の桁上がり信号をその出力とするパルス発
   振回路、このパルス発振回路の発振パルス数を設定でき
   前記パルス発振回路の出力に関連するパルス信号を計数
   するとともにその計数値が０になったときに発生するゼ
   ロ検出信号により前記アツプダウンカウンタの計数モー
   ドを切換えるようにした第１のダウンカウンタ、前記パ
   ルス発振回路の発振パルス数を設定でき前記第１のダウ
   ンカウンタの計数値が０となった後前記パルス発振回路
   の出力に関連するパルス信号を計数するとともにその計
   数値が０になったときに発生するゼロ検出信号により前
   記パルス発振回路の出力を停止させる第２のダウンカウ
   ンタを具備し、前記パルス発振回路の出力に関連する信
   号をその出力とするパルス発生回路。 ２ 第１および第２のダウンカウンタとして同一のカウ
   ンタを使用し、第１のダウンカウンタの計数値が０とな
   った後第２のダウンカウンタにパルス発振回路の発振パ
   ルス数を設定するようにした特許請求の範囲第１項記載
   のパルス発生回路。 ３ 第１のクロツクパルスを受けるアツプダウンカウン
   タと、このアツプダウンカウンタの出力をラツチするラ
   ツチ回路と、前記アツプダウンカウンタの内容が一定値
   以下のとき前記ラツチ回路を動作させるストローブ信号
   発生回路と、前記ラツチ回路の出力をその一方の入力と
   する全加算器と、この全加算器の出力を受けて第２のク
   ロツクパルスによりラツチするとともにその出力が前記
   全加算器の他方の入力となるラツチ回路とを備え、前記
   全加算器の桁上がり信号をその出力とするパルス発振回
   路、このパルス発振回路の発振パルス数を設定でき前記
   パルス発振回路の出力に関連するパルス信号を計数する
   とともにその計数値が０になったときに発生するゼロ検
   出信号により前記アツプダウンカウンタの計数モードを
   切換えるようにした第１のダウンカウンタ、前記パルス
   発振回路の発振パルス数を設定でき前記第１のダウンカ
   ウンタの計数値が０となった後前記パルス発振回路の出
   力に関連するパルス信号を計数するとともにその計数値
   が０になったときに発生するゼロ検出信号により前記パ
   ルス発振回路の出力を停止させる第２のダウンカウンタ
   を具備し、前記パルス発振回路の前記出力に関連する信
   号が一定周波数以下のパルス出力となるようにしたパル
   ス発生回路。 ４ 第１および第２のダウンカウンタとして同一のカウ
   ンタを使用し、第１のダウンカウンタの計数値が０とな
   った後第２のダウンカウンタにパルス発振回路の発振パ
   ルス数を設定するようにした特許請求の範囲第３項記載
   のパルス発生回路。