JPS60113969A - 半導体装置 - Google Patents
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- JPS60113969A JPS60113969A JP58220612A JP22061283A JPS60113969A JP S60113969 A JPS60113969 A JP S60113969A JP 58220612 A JP58220612 A JP 58220612A JP 22061283 A JP22061283 A JP 22061283A JP S60113969 A JPS60113969 A JP S60113969A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はパワー(大電流)用半導体装置、特に複数の金
属酸化物半導体(MOS)素子を組合せたパワー用MO
8半導体装置に関する。
属酸化物半導体(MOS)素子を組合せたパワー用MO
8半導体装置に関する。
モータコントロールに使用されるパワー用MO8FET
(金属酸化物半導体電界効果トランジスタ)は大容量
電流を必要とする場合、第1図に示すように複数の単体
のMO8素子素子、Q、、Q。
(金属酸化物半導体電界効果トランジスタ)は大容量
電流を必要とする場合、第1図に示すように複数の単体
のMO8素子素子、Q、、Q。
・・・を並列に結線し一つのパワー回路を構成するが、
その場合発振を防止するため各素子のゲートに抵抗R,
,R,,R,・・・を接続してそれらの共通端子をゲー
トCG)としてとり出すようにしている。
その場合発振を防止するため各素子のゲートに抵抗R,
,R,,R,・・・を接続してそれらの共通端子をゲー
トCG)としてとり出すようにしている。
したがってこのようなパワーMO8素子を電子装置に実
装する場合、多数のMO8素子をいちいち取付けて相互
に接続することになるため回路の占有面積がふえて装置
も大ぎくなり、又、組立工数も多くなるなど問題がある
ということが本発明者によりあきもかとされた。
装する場合、多数のMO8素子をいちいち取付けて相互
に接続することになるため回路の占有面積がふえて装置
も大ぎくなり、又、組立工数も多くなるなど問題がある
ということが本発明者によりあきもかとされた。
この問題を解決するため本発明者は複数のMO8素子Q
1.Q−・・・を第2図に示すように共通の封止体とな
るパッケージエ内に取付けて並列結線することにより一
つのパワーモジュールを構成し、各素子のゲートから取
出した共通端子に抵抗Rを接続する技術を開発した。し
かし、このように一つのパッケージ内でパワーモジュー
ルを構成する場合抵抗Rを設けたにもかかわらず全体の
パワーモジュールが発振を起すことがあり、モータコン
トロール電源として使用できないという問題点が生ずる
ということが発明者によってあきらかとされた。
1.Q−・・・を第2図に示すように共通の封止体とな
るパッケージエ内に取付けて並列結線することにより一
つのパワーモジュールを構成し、各素子のゲートから取
出した共通端子に抵抗Rを接続する技術を開発した。し
かし、このように一つのパッケージ内でパワーモジュー
ルを構成する場合抵抗Rを設けたにもかかわらず全体の
パワーモジュールが発振を起すことがあり、モータコン
トロール電源として使用できないという問題点が生ずる
ということが発明者によってあきらかとされた。
本発明者らは前記にかんがみ上記技術にさらに改良を行
った。
った。
本発明の目的とするところは、全体な小形化でき、しか
も発振の生ずることのないパワー用MO8半導体装置の
提供にある。
も発振の生ずることのないパワー用MO8半導体装置の
提供にある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面よりあきらかになるであ
ろう。
本明細書の記述および添付図面よりあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、第3図に示すように一つのパッケージ1内に
おいて、複数のパワー用MO8半導体素子Q、 、Q、
・・・を並列に結線するとともに同パッケージ1内で各
MO8半導体素子のゲートに個々に抵抗R1,R,・・
・を接続し、パッケージ外部に共通のゲート端子な設け
ることにより、発振を生ずることなく、小形化できるパ
ワーMO8半導体装置が得られ前記目的を達成できる。
おいて、複数のパワー用MO8半導体素子Q、 、Q、
・・・を並列に結線するとともに同パッケージ1内で各
MO8半導体素子のゲートに個々に抵抗R1,R,・・
・を接続し、パッケージ外部に共通のゲート端子な設け
ることにより、発振を生ずることなく、小形化できるパ
ワーMO8半導体装置が得られ前記目的を達成できる。
第4図、第5図及び第6図は本発明の一実施例を示すも
のであって、第4図は−っのバッヶ=ジ1内に複数のM
O8半導体素子を設けたパワー半導体装置の平面図、第
5図は第4図におけるA−X断面図、第6図は第4図に
おけるB −B’拡大断面図である。
のであって、第4図は−っのバッヶ=ジ1内に複数のM
O8半導体素子を設けたパワー半導体装置の平面図、第
5図は第4図におけるA−X断面図、第6図は第4図に
おけるB −B’拡大断面図である。
2は厚いCu(銅)よりなる放熱基板(ヘッダー)で左
右フランジ部分にフランジ孔3をあげである。4はセラ
ミックス、例えば酸化アルミニウム系セラミックからな
る絶縁膜で半田等(第6図5)を介して放熱基板2の上
に被着される。6及び7.8はCu等からなる金属板で
セラミックス4上に半田等(第6図9)を介してそれぞ
れ接続される。これらのうち、金属板6にはソース端子
(S)となる金属板からなるリード11が植設され、金
属板7にはゲート端子(G)となるリード12が植設さ
れ、金属板8にはドレイン端子(D)となるリード13
が植設される。
右フランジ部分にフランジ孔3をあげである。4はセラ
ミックス、例えば酸化アルミニウム系セラミックからな
る絶縁膜で半田等(第6図5)を介して放熱基板2の上
に被着される。6及び7.8はCu等からなる金属板で
セラミックス4上に半田等(第6図9)を介してそれぞ
れ接続される。これらのうち、金属板6にはソース端子
(S)となる金属板からなるリード11が植設され、金
属板7にはゲート端子(G)となるリード12が植設さ
れ、金属板8にはドレイン端子(D)となるリード13
が植設される。
14はパワー用MO8素子(MOSFET)で例えば縦
形MO8FETを使用し、シリコン基板底面側がソース
(又はドレイン)となり、半田(第6図16)を介して
金属板6上に複数個ならべて配設される。
形MO8FETを使用し、シリコン基板底面側がソース
(又はドレイン)となり、半田(第6図16)を介して
金属板6上に複数個ならべて配設される。
17は抵抗素子で、例えば上下に電極を形成したシリコ
ン板からなり、半田16を介して金属板7上に複数個な
らべて配設される。各MO8素子の上部電極であるゲー
ト電極と抵抗素子との間ばA4ワイヤ19をボンディン
グすることにより接続され、MO8素子の他方の上部電
極であるドレイン(又はソース)電極と金属板8との間
はA4ワイヤ20をボンディングすることにより接続さ
れる。
ン板からなり、半田16を介して金属板7上に複数個な
らべて配設される。各MO8素子の上部電極であるゲー
ト電極と抵抗素子との間ばA4ワイヤ19をボンディン
グすることにより接続され、MO8素子の他方の上部電
極であるドレイン(又はソース)電極と金属板8との間
はA4ワイヤ20をボンディングすることにより接続さ
れる。
21は樹脂モールド体であって、上記MO8FET素子
及び抵抗素子の周囲を覆うように封止し、各端子(リー
ド11,12.13)の先端を外部に露出するようにす
る。前掲第3図はこの実施例を等何曲に示す回路図であ
る。
及び抵抗素子の周囲を覆うように封止し、各端子(リー
ド11,12.13)の先端を外部に露出するようにす
る。前掲第3図はこの実施例を等何曲に示す回路図であ
る。
以上実施例で述べた本発明によれば下記のように効果が
得られる。
得られる。
(1)前掲した第2図の場合はパッケージ内部で並列接
続された各MO8素子のゲートを結線して共通の端子か
ら外部で抵抗Rを接続したものであるためゲートよりの
配線が誘導コイル(L)となって共振回路な形成したが
、本発明の場合にはパッケージ内部で並列接続したMO
8素子の各ゲートに直接に抵抗R,、R,等を接続し、
その共通端子を外部に出すものであるため誘導コイルと
ならず共振を起すことがない。
続された各MO8素子のゲートを結線して共通の端子か
ら外部で抵抗Rを接続したものであるためゲートよりの
配線が誘導コイル(L)となって共振回路な形成したが
、本発明の場合にはパッケージ内部で並列接続したMO
8素子の各ゲートに直接に抵抗R,、R,等を接続し、
その共通端子を外部に出すものであるため誘導コイルと
ならず共振を起すことがない。
(2)一つのパッケージ内部に複数のMO8素子及び複
数の抵抗素子を並行に形成した金属膜を利用して並列接
続したことにより、小さいスペースでバワーモジュール
として単一化され、電子装置への組立も簡単で工数も少
なくてすみ、電子装置の小形化にも寄与しつる。
数の抵抗素子を並行に形成した金属膜を利用して並列接
続したことにより、小さいスペースでバワーモジュール
として単一化され、電子装置への組立も簡単で工数も少
なくてすみ、電子装置の小形化にも寄与しつる。
以上本発明者によってなされた発明な実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えばパワーMO8FETの配列を並列以外の他の回路
構成とした場合で、個々のノ(ツーMOSチップのゲー
トに抵抗を接続した形で樹脂刺止することにより同様の
効果が得られる。
構成とした場合で、個々のノ(ツーMOSチップのゲー
トに抵抗を接続した形で樹脂刺止することにより同様の
効果が得られる。
本発明はパワーMO8FET大電流モジーールとして適
用する場合にもっとも有効である。
用する場合にもっとも有効である。
本発明は上記以外に一パッケージ内に高周波のMO8F
ET素子を入れる場合の発振防止に同様に適用すること
ができる。
ET素子を入れる場合の発振防止に同様に適用すること
ができる。
第1図はパワーMO8FETを単体として複数個並列し
て使用する場合の例を示す回路図である。 第2図はパワーM OS F E T Y一つのパッケ
ージ内に複数個並列して使用する場合の例を示す回路図
である。 第3図はパワーMO3FETを一つのパッケージ内に複
数個並列して使用する場合の本発明の例を示す回路図で
ある。 第4図は本発明の一実施例を示し、パワーモジュール化
された半導体装置の平面図、 第5図は第4図におけるA −A’視断面図、第6図は
第4図におけるB −B’視拡太断面図である。 1・・・パッケージ、2・・・放熱金属板、3・・・フ
ランジ孔、4・・・セラミックからなる絶縁膜、5・・
・半田、6、 7. 8・・・金属板、9・・・半田、
11.12.13・・・リード、14・・・パワーMO
8FET素子、16・・・半田、17・・・抵抗素子、
19.20・・・A7ワイヤ、21・・・樹脂モールド
体。 第 1 図 第 2 図
て使用する場合の例を示す回路図である。 第2図はパワーM OS F E T Y一つのパッケ
ージ内に複数個並列して使用する場合の例を示す回路図
である。 第3図はパワーMO3FETを一つのパッケージ内に複
数個並列して使用する場合の本発明の例を示す回路図で
ある。 第4図は本発明の一実施例を示し、パワーモジュール化
された半導体装置の平面図、 第5図は第4図におけるA −A’視断面図、第6図は
第4図におけるB −B’視拡太断面図である。 1・・・パッケージ、2・・・放熱金属板、3・・・フ
ランジ孔、4・・・セラミックからなる絶縁膜、5・・
・半田、6、 7. 8・・・金属板、9・・・半田、
11.12.13・・・リード、14・・・パワーMO
8FET素子、16・・・半田、17・・・抵抗素子、
19.20・・・A7ワイヤ、21・・・樹脂モールド
体。 第 1 図 第 2 図
Claims (1)
- 【特許請求の範囲】 1、一つの封止体内に複数の金属酸化物半導体素子が並
列に又は回路構成するように接続されるとともに同封止
体内で各金属酸化物半導体素子のゲートに個々に接続さ
れた抵抗な介して封止体外部に共通の端子を有すること
を特徴とする半導体装置。 2、上記封止体は、一つの支持基板の上に並行に形成し
た複数の金属酸化物半導体素子を取付けるための金属板
と複数の抵抗を取付けるための金属板及び金属酸化物半
導体素子の他の電極を接続するだめの金属板とを有し、
全体が樹脂モールド体により覆われるように封止されて
いるものである特許請求の範囲第1項に記載の半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58220612A JPS60113969A (ja) | 1983-11-25 | 1983-11-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58220612A JPS60113969A (ja) | 1983-11-25 | 1983-11-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60113969A true JPS60113969A (ja) | 1985-06-20 |
Family
ID=16753696
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58220612A Pending JPS60113969A (ja) | 1983-11-25 | 1983-11-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60113969A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004061908A1 (de) * | 2004-12-22 | 2006-07-06 | Siemens Ag | Schaltungsanordnung auf einem Substrat und Verfahren zum Herstellen der Schaltungsanordnung |
-
1983
- 1983-11-25 JP JP58220612A patent/JPS60113969A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004061908A1 (de) * | 2004-12-22 | 2006-07-06 | Siemens Ag | Schaltungsanordnung auf einem Substrat und Verfahren zum Herstellen der Schaltungsanordnung |
DE102004061908B4 (de) * | 2004-12-22 | 2009-07-30 | Siemens Ag | Verfahren zum Herstellen einer Schaltungsanordnung auf einem Substrat |
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