JPS60109329A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60109329A JPS60109329A JP58217967A JP21796783A JPS60109329A JP S60109329 A JPS60109329 A JP S60109329A JP 58217967 A JP58217967 A JP 58217967A JP 21796783 A JP21796783 A JP 21796783A JP S60109329 A JPS60109329 A JP S60109329A
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- JP
- Japan
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- terminal
- circuit
- potential
- power supply
- channel
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体集積回路に関し、特に相補形ＭＯ８集
積回路による伝達論理回路およびその駆動回路に関する
ものである。
積回路による伝達論理回路およびその駆動回路に関する
ものである。
第１図は従来の相補形ＭＯ８集積回路による伝達論理回
路を示す回路図である。同図において、１は伝達信号が
入力する入力端子、２および３はそれぞれ極性の異なる
制御信号が入力する第１制御入力端子および第２制御入
力端子、４は正電圧が印加する正電源電圧端子、５は負
電圧が印加する負電源電圧端子、６はＰチャネルＭＯ８
トランジスタ、７はＮチャネルＭＯ８）ランリスタ、８
は伝達信号が出力する出力端子である。
路を示す回路図である。同図において、１は伝達信号が
入力する入力端子、２および３はそれぞれ極性の異なる
制御信号が入力する第１制御入力端子および第２制御入
力端子、４は正電圧が印加する正電源電圧端子、５は負
電圧が印加する負電源電圧端子、６はＰチャネルＭＯ８
トランジスタ、７はＮチャネルＭＯ８）ランリスタ、８
は伝達信号が出力する出力端子である。
次に、上記構成による相補形ＭＯ８集積回路による伝達
論理回路の動作について説明する。まず、第１制御入力
端子２に入力する制御信号の電位が正電源電圧端子４の
正電位と等しく、第２制御入力端子３に入力する制御信
号の電位が負電源電圧端子５の負電位と等しい場合には
ＰチャネルＭＯ８トランジスタ６およびＮチャネルＭＯ
Ｓトランジスタ７は共に非導通状態になシ、入力端子１
に入力した伝達信号は出力端子８に伝達されない。次に
、第１制御入力端子２に入力する制御信号の電位が、負
電源電圧端子５の負電位に等しく、第２制御入力端子３
に入力する制御信号の電位が正電、源電、圧端子４の正
電位に等しくなったときには、ＰチャネルＭＯ８トラン
ジスタ６およびＮチャネルＭＯ８）ランジスタフは共に
導通状態になり、入力端子１に入力した伝達信号は出力
端子８に伝達される。
論理回路の動作について説明する。まず、第１制御入力
端子２に入力する制御信号の電位が正電源電圧端子４の
正電位と等しく、第２制御入力端子３に入力する制御信
号の電位が負電源電圧端子５の負電位と等しい場合には
ＰチャネルＭＯ８トランジスタ６およびＮチャネルＭＯ
Ｓトランジスタ７は共に非導通状態になシ、入力端子１
に入力した伝達信号は出力端子８に伝達されない。次に
、第１制御入力端子２に入力する制御信号の電位が、負
電源電圧端子５の負電位に等しく、第２制御入力端子３
に入力する制御信号の電位が正電、源電、圧端子４の正
電位に等しくなったときには、ＰチャネルＭＯ８トラン
ジスタ６およびＮチャネルＭＯ８）ランジスタフは共に
導通状態になり、入力端子１に入力した伝達信号は出力
端子８に伝達される。
第２図は従来の半導体集積回路を示す回路図であり、詳
細には第１図に示す伝達論理回路およびその駆動回路を
示す回路図である。同図において、９は制御信号が入力
する制御入力端子、１０はＰチャネルＭＯ８）ランリス
タ１１およびＮチャネルＭＯＳトランジスタ１２から構
成され、上記第１制御入力端子２を駆動する第１駆動ト
ランジスタ回路、１３はＰチャネルＭＯ８）ランリスタ
１４およびＮチャネルＭＯ８）ランリスタ１５から構成
され、上記第２制御入力端子３を駆動する第２駆動トラ
ンジスタ回路、１６は上記正電源電圧端子４に印加する
正電圧と同じ正電圧が印加する正電源端子、１７は上記
負電源電圧端子５に印加する負電圧が印加する負電源端
子である。
細には第１図に示す伝達論理回路およびその駆動回路を
示す回路図である。同図において、９は制御信号が入力
する制御入力端子、１０はＰチャネルＭＯ８）ランリス
タ１１およびＮチャネルＭＯＳトランジスタ１２から構
成され、上記第１制御入力端子２を駆動する第１駆動ト
ランジスタ回路、１３はＰチャネルＭＯ８）ランリスタ
１４およびＮチャネルＭＯ８）ランリスタ１５から構成
され、上記第２制御入力端子３を駆動する第２駆動トラ
ンジスタ回路、１６は上記正電源電圧端子４に印加する
正電圧と同じ正電圧が印加する正電源端子、１７は上記
負電源電圧端子５に印加する負電圧が印加する負電源端
子である。
なお、上記ＰチャネルＭＯＳトランジスタ６およびＮチ
ャネルＭＯＳトランジスタ７により伝達論理回路を構成
する。また、上記第１駆動トランジスタ回路１０および
第２駆動トランジスタ回路１３により駆動回路を構成す
る。
ャネルＭＯＳトランジスタ７により伝達論理回路を構成
する。また、上記第１駆動トランジスタ回路１０および
第２駆動トランジスタ回路１３により駆動回路を構成す
る。
次に、上記構成による半導体集積回路の動作について説
明する。、まず、制御入力端子９に入力する制御信号の
正電位あるいは負電位により、第１駆動トランジスタ回
路１０．第２駆動トランジスタ回路１３のいずれか一方
の駆動トランジスタが導通状態になるため、第１制御入
方端子２および第２制御入力端子３に二相信号を出力す
ることができる。したがって、第１制御入方端子２およ
び第２制御入力端子３に入力する二相信号により、伝達
論理回路は第１図で説明したように動作する。
明する。、まず、制御入力端子９に入力する制御信号の
正電位あるいは負電位により、第１駆動トランジスタ回
路１０．第２駆動トランジスタ回路１３のいずれか一方
の駆動トランジスタが導通状態になるため、第１制御入
方端子２および第２制御入力端子３に二相信号を出力す
ることができる。したがって、第１制御入方端子２およ
び第２制御入力端子３に入力する二相信号により、伝達
論理回路は第１図で説明したように動作する。
しかしながら、従来の半導体集積回路では伝送論理回路
の構成に２つのＭＯ８Ｉ−ランリスタを必要とし、かつ
制御信号が２系統必要とするため、この制御信号を生成
する回路が複雑になるなどの欠点があった。
の構成に２つのＭＯ８Ｉ−ランリスタを必要とし、かつ
制御信号が２系統必要とするため、この制御信号を生成
する回路が複雑になるなどの欠点があった。
したがって、この発明の目的は伝送回路およびその駆動
回路の素子数を少なくして、回路構成を簡略化した半導
体集積回路を提供するものである。
回路の素子数を少なくして、回路構成を簡略化した半導
体集積回路を提供するものである。
このような目的を達成するため、この発明は１つの一′
源系統を用いる駆動回路などの論理回路の出力常圧を、
他の電源系統に用いる相補形ＭＯ８論理回路網の伝達論
理回路の制御入力として用いるものであり、以下実施例
を用いて詳細に説明する。
源系統を用いる駆動回路などの論理回路の出力常圧を、
他の電源系統に用いる相補形ＭＯ８論理回路網の伝達論
理回路の制御入力として用いるものであり、以下実施例
を用いて詳細に説明する。
第３図はこの発明に係る半導体集積回路の一実施例を示
す回路図である。同図において、１８は伝送論理回路を
構成するＮチャネルＭＯ８トランジスタ、１９はＰチャ
ネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳト
ランジスタ２１から構成され、上記伝送論理回路を駆動
する駆動回路である。
す回路図である。同図において、１８は伝送論理回路を
構成するＮチャネルＭＯ８トランジスタ、１９はＰチャ
ネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳト
ランジスタ２１から構成され、上記伝送論理回路を駆動
する駆動回路である。
次に、上記構成による半導体集積回路の動作について説
明する。まず、制御入力端子９に入力する制御信号の電
位が、正電源端子１６の正常位と等しい正電位の場合、
駆動回路１９のＰチャネルＭＯＳトランジスタ２０は非
導通になり、ＮチャネルＭＯＳトランジスタ２１は導通
状態になる。
明する。まず、制御入力端子９に入力する制御信号の電
位が、正電源端子１６の正常位と等しい正電位の場合、
駆動回路１９のＰチャネルＭＯＳトランジスタ２０は非
導通になり、ＮチャネルＭＯＳトランジスタ２１は導通
状態になる。
このため、ｇ１制御入力端子２に入力する制御信号の電
位は負電源電圧端子１７の電位と同じになる。このため
、伝達論理回路のＮチャネルＭＯＳトランジスタ１８は
非導通状態になシ、入力端子１に入力した伝達信号は出
力端子８に伝達されない。次に、制御入力端子９に入力
する制御信号の電位が負電源端子１７の負電位に等しい
負電位の場合、駆動回路１９のＰチャネルＭＯ８トラン
ジスタ２０は導通状態になり、Ｎ千ヤネルｆｖｌＯＳト
ランジスタ２１は非導通状態になる。したがって、第１
制御入力端子２に入力する制御信号の１１１位は正電源
電圧端子１６の正常位となる。このため、伝送論理回路
のＮチャネルＭＯＳトランジスタ１８は導通状態となり
、入力端子１に入力した伝達信号は出力端子８に伝達さ
れる。この場合、入力端子１に入力する伝達信号の電位
が負電源電圧端子５の電位より高い場合には伝達論理回
路のＮチャネルＭＯ８Ｉ−ランリスタ１８が導通し難く
なシ、出力端子８０重位が低下する可能性があるが、第
１制御入力端子２の電位を正電源電圧端子１６の電位ま
で高めることができるので、伝達論理回路のＮチャネル
ＭＯＳトランジスタの導通性をよシ良好にすることがで
きる。このため、出力端子８に伝達される出力信号の電
位を入力端子１に入力する伝達信号の電位とほぼ同じ電
位で伝達することができる。
位は負電源電圧端子１７の電位と同じになる。このため
、伝達論理回路のＮチャネルＭＯＳトランジスタ１８は
非導通状態になシ、入力端子１に入力した伝達信号は出
力端子８に伝達されない。次に、制御入力端子９に入力
する制御信号の電位が負電源端子１７の負電位に等しい
負電位の場合、駆動回路１９のＰチャネルＭＯ８トラン
ジスタ２０は導通状態になり、Ｎ千ヤネルｆｖｌＯＳト
ランジスタ２１は非導通状態になる。したがって、第１
制御入力端子２に入力する制御信号の１１１位は正電源
電圧端子１６の正常位となる。このため、伝送論理回路
のＮチャネルＭＯＳトランジスタ１８は導通状態となり
、入力端子１に入力した伝達信号は出力端子８に伝達さ
れる。この場合、入力端子１に入力する伝達信号の電位
が負電源電圧端子５の電位より高い場合には伝達論理回
路のＮチャネルＭＯ８Ｉ−ランリスタ１８が導通し難く
なシ、出力端子８０重位が低下する可能性があるが、第
１制御入力端子２の電位を正電源電圧端子１６の電位ま
で高めることができるので、伝達論理回路のＮチャネル
ＭＯＳトランジスタの導通性をよシ良好にすることがで
きる。このため、出力端子８に伝達される出力信号の電
位を入力端子１に入力する伝達信号の電位とほぼ同じ電
位で伝達することができる。
なお、上述の実施例では伝達論理回路をＮチャネルＭＯ
８Ｉ−ランリスタのみで構成したが、これに限定せず、
ＰチャネルＭＯＳトランジスタのみで構成してもよいこ
とはもちろんである。この場合、負電源電圧端子１６の
電位を入力端子１の最低電位より更に低く設定すること
はもちろんである。まだ、正電源として、二系統を用い
たときには一方の系統の電圧を、他方の系統の電源電圧
よシ生成し、その生成回路を同−集積回路基板上に設け
れば外付はシステムの構成を間車化するこぎ閂とジ とはもちろんである。
８Ｉ−ランリスタのみで構成したが、これに限定せず、
ＰチャネルＭＯＳトランジスタのみで構成してもよいこ
とはもちろんである。この場合、負電源電圧端子１６の
電位を入力端子１の最低電位より更に低く設定すること
はもちろんである。まだ、正電源として、二系統を用い
たときには一方の系統の電圧を、他方の系統の電源電圧
よシ生成し、その生成回路を同−集積回路基板上に設け
れば外付はシステムの構成を間車化するこぎ閂とジ とはもちろんである。
以上詳細に説明したように、この発明に係る半導体集積
回路によればある１つの電源系統を用いる駆動回路など
の論理回路の出力電圧を、他の電源系統を用いる伝達回
路の制御入力端子の制御入力として用いるため、回路素
子の数を少なくすることができるので、回路を簡略化す
ることができる効果がある。
回路によればある１つの電源系統を用いる駆動回路など
の論理回路の出力電圧を、他の電源系統を用いる伝達回
路の制御入力端子の制御入力として用いるため、回路素
子の数を少なくすることができるので、回路を簡略化す
ることができる効果がある。
第１図は従来の相補形ＭＯ８集積回路による伝達論理回
路を示す回路図、第２図は従来の半導体集積回路を示す
回路図、第３図はこの発明に係る半導体集積回路の一実
施例を示す回路図である。 １・・・・入力端子、２・・・・第１制却入力端子、３
・・ψ・第２制却入力端子、４・・・・正霜源雷圧端子
、５・・・・負市源知圧婦子、６・Φ・・ＰチャネルＭ
ＯＳトランジスタ、７１１・・、ＮチャネルＭＯＳトラ
ンジスタ、８・幸・拳出力端子、９・・・・制御入力端
子、１０・・・−第１駆動トランジスタ回路、１１・・
・・ＰチャネルＭＯＳトランジスタ、 １２・・・・Ｎ
チャネルＭ０８）ランリスタ、 １３・・１１１１第２
駆動トランジスタ回路、１４・・・・Ｐ−ｆ−ヤネルＭ
Ｏ８トランジスタ、１５・・＊＊Ｎ千ヤネルＭＯ８Ｉ−
ランリスタ、１６＠・・・正電源端子、１７−−−・負
電源端子、１８・・・・ＮチャネルＭＯ８）ランリスタ
、１９ｅ・・・駆動回路、２０・・９・ＰチャネルＭＯ
８ｌ−ランリスタ、 ２１・−―・ＮチャネルＭＯＳト
ランジスタ。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 手続補正書（自発） ５９４２５ 昭和 年・−・）月 日 ！１ 特許庁長官殿 １、事件の表示 特願昭５８−２１７９６７２、発明の
名称 半導体集積回路 ３、補正をする者 代表者片山仁へ部 ４、代理人 電位」を「負電源電圧端子５の負電位」と補正する。 （２）同書第２頁第９行〜１０行の「負電源電圧端子５
の負電位」を「正電源電圧端子４の正電位」と補正する
。 （３）同書第２頁第１５行の「負電源電圧端子５の負電
位−１を１正電源電圧端子４の正電位」と補正する。 （４）同書第２頁第１６〜１７行の「正電源電圧端子４
の正電位」を［負電源電圧端子５の負電位」と補正する
。 （５）同書第３頁第１３行の「正電圧が印加する１を「
正電圧が印加される」と補正する。 （６） 同書第３頁第１５行の「印加する」を「印加さ
れる」と補正する。 （７）同書第６頁第１８行の「〜可能性があるが、」の
後に次の文を加入する。 「駆動回路の正電源電圧端子１６の電位を伝達論理回路
の入力端子１の最大電位より更に高く設定することによ
シ、」 （８）同書第７頁第１０行の「１６」を「１Ｔ」と補正
する。 （９）図面の第１図を別紙の通り朱書補正する。 以上
路を示す回路図、第２図は従来の半導体集積回路を示す
回路図、第３図はこの発明に係る半導体集積回路の一実
施例を示す回路図である。 １・・・・入力端子、２・・・・第１制却入力端子、３
・・ψ・第２制却入力端子、４・・・・正霜源雷圧端子
、５・・・・負市源知圧婦子、６・Φ・・ＰチャネルＭ
ＯＳトランジスタ、７１１・・、ＮチャネルＭＯＳトラ
ンジスタ、８・幸・拳出力端子、９・・・・制御入力端
子、１０・・・−第１駆動トランジスタ回路、１１・・
・・ＰチャネルＭＯＳトランジスタ、 １２・・・・Ｎ
チャネルＭ０８）ランリスタ、 １３・・１１１１第２
駆動トランジスタ回路、１４・・・・Ｐ−ｆ−ヤネルＭ
Ｏ８トランジスタ、１５・・＊＊Ｎ千ヤネルＭＯ８Ｉ−
ランリスタ、１６＠・・・正電源端子、１７−−−・負
電源端子、１８・・・・ＮチャネルＭＯ８）ランリスタ
、１９ｅ・・・駆動回路、２０・・９・ＰチャネルＭＯ
８ｌ−ランリスタ、 ２１・−―・ＮチャネルＭＯＳト
ランジスタ。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 手続補正書（自発） ５９４２５ 昭和 年・−・）月 日 ！１ 特許庁長官殿 １、事件の表示 特願昭５８−２１７９６７２、発明の
名称 半導体集積回路 ３、補正をする者 代表者片山仁へ部 ４、代理人 電位」を「負電源電圧端子５の負電位」と補正する。 （２）同書第２頁第９行〜１０行の「負電源電圧端子５
の負電位」を「正電源電圧端子４の正電位」と補正する
。 （３）同書第２頁第１５行の「負電源電圧端子５の負電
位−１を１正電源電圧端子４の正電位」と補正する。 （４）同書第２頁第１６〜１７行の「正電源電圧端子４
の正電位」を［負電源電圧端子５の負電位」と補正する
。 （５）同書第３頁第１３行の「正電圧が印加する１を「
正電圧が印加される」と補正する。 （６） 同書第３頁第１５行の「印加する」を「印加さ
れる」と補正する。 （７）同書第６頁第１８行の「〜可能性があるが、」の
後に次の文を加入する。 「駆動回路の正電源電圧端子１６の電位を伝達論理回路
の入力端子１の最大電位より更に高く設定することによ
シ、」 （８）同書第７頁第１０行の「１６」を「１Ｔ」と補正
する。 （９）図面の第１図を別紙の通り朱書補正する。 以上
Claims (1)
- 多系統の電源を用いた半導体集積回路において、１つの
電源系統を用いる駆動回路などの論理回路の出力電圧を
、他の電源系統を用いる相補形Ｍ）Ｓ論理回路網の伝達
論理回路の制御入力として用いることを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217967A JPS60109329A (ja) | 1983-11-17 | 1983-11-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217967A JPS60109329A (ja) | 1983-11-17 | 1983-11-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60109329A true JPS60109329A (ja) | 1985-06-14 |
Family
ID=16712534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58217967A Pending JPS60109329A (ja) | 1983-11-17 | 1983-11-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109329A (ja) |
-
1983
- 1983-11-17 JP JP58217967A patent/JPS60109329A/ja active Pending
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