JPS60107912A - リセツト信号発生装置 - Google Patents
リセツト信号発生装置Info
- Publication number
- JPS60107912A JPS60107912A JP21677483A JP21677483A JPS60107912A JP S60107912 A JPS60107912 A JP S60107912A JP 21677483 A JP21677483 A JP 21677483A JP 21677483 A JP21677483 A JP 21677483A JP S60107912 A JPS60107912 A JP S60107912A
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- JP
- Japan
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- output
- voltage
- circuit
- reset
- time
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はリセット信号発生装置に関するものであり、
例えばマイクロコンピュータ等のプログラム手順を書込
んだメモリ素子の情報を読出し、これを解読して所定の
演算を行う演算回路を、停電終了時に動作初期状態にリ
セットするリセット信号発生装置に関するものである。
例えばマイクロコンピュータ等のプログラム手順を書込
んだメモリ素子の情報を読出し、これを解読して所定の
演算を行う演算回路を、停電終了時に動作初期状態にリ
セットするリセット信号発生装置に関するものである。
従来この種の装置として第１図！ζ示すものがあった。
第１図は従来のリセット信号発生装置を示す電気結線図
である。第１図において、抵抗（１）とコンデンサ（２
）との直列回路は電源供給端子（３）とアース間に接続
されている。ダイオード（４）は抵抗（１）に並列接続
され、停電時にコンデンサ（２）の充電電荷を放電する
ものである。中央演算処理部（以下ＣＰＵ と称す）（
５）のリセット端子（５ａ）は抵抗（１）とコンデンサ
（２）との接続点に接続されている。
である。第１図において、抵抗（１）とコンデンサ（２
）との直列回路は電源供給端子（３）とアース間に接続
されている。ダイオード（４）は抵抗（１）に並列接続
され、停電時にコンデンサ（２）の充電電荷を放電する
ものである。中央演算処理部（以下ＣＰＵ と称す）（
５）のリセット端子（５ａ）は抵抗（１）とコンデンサ
（２）との接続点に接続されている。
次にこの動作を第２図を用いて説明する。第２図（ａ）
は電源供給端子（３）に印加される電圧波形のタイムチ
ャート図、第２図（ｂ）はコンデンサ（２）の充電電圧
波形のタイムチャート図である。今、第２図（ａ）、（
ｂ）に示す時点ｔ、において停電すると、電源供給端子
（３）に印加される電圧は第２図（ａ）に示すように時
点ｔ、から低下してついには時点ｔ３においてＯｖに達
する。このためコンデンサ（２）の充電電圧も第２図（
ｂ）に示すように時点ｔ、から低下し始め、時点ｔ２に
おいてはリセットレベルＶＲｊｊ達し、かつ時一点ｔ４
においてＯｖに達す乏。時点ｔ２においてリセットレベ
ルＶＲに達すると、この電圧はリセット端子（５ａ）の
入力電圧であるため、ＣＰＵ（５）はリセット状態にな
る。
は電源供給端子（３）に印加される電圧波形のタイムチ
ャート図、第２図（ｂ）はコンデンサ（２）の充電電圧
波形のタイムチャート図である。今、第２図（ａ）、（
ｂ）に示す時点ｔ、において停電すると、電源供給端子
（３）に印加される電圧は第２図（ａ）に示すように時
点ｔ、から低下してついには時点ｔ３においてＯｖに達
する。このためコンデンサ（２）の充電電圧も第２図（
ｂ）に示すように時点ｔ、から低下し始め、時点ｔ２に
おいてはリセットレベルＶＲｊｊ達し、かつ時一点ｔ４
においてＯｖに達す乏。時点ｔ２においてリセットレベ
ルＶＲに達すると、この電圧はリセット端子（５ａ）の
入力電圧であるため、ＣＰＵ（５）はリセット状態にな
る。
次に時点ｔ、において停電が復旧すると、電源供給端子
（３）に印加される電圧は第２図（ａ）に示すように再
び立上り、時点ｔ６においてリセットレベルｖＲに達す
る。一方、リセット端子（６ａ）の入力電圧である゛コ
ンデンサ（２）の充電電圧も、゛第２図（ｂ）に示すよ
うに時点ｔ、において上昇するが、その充電“回路の時
定数によってリセットレベルｖＲには時点ｔ７において
達する。従って、時点ｔ、と時一点ｔ７とにずれがある
ため、この遅延時間ＴによってＣＰＵ （５）をリセッ
トするようにしている。
（３）に印加される電圧は第２図（ａ）に示すように再
び立上り、時点ｔ６においてリセットレベルｖＲに達す
る。一方、リセット端子（６ａ）の入力電圧である゛コ
ンデンサ（２）の充電電圧も、゛第２図（ｂ）に示すよ
うに時点ｔ、において上昇するが、その充電“回路の時
定数によってリセットレベルｖＲには時点ｔ７において
達する。従って、時点ｔ、と時一点ｔ７とにずれがある
ため、この遅延時間ＴによってＣＰＵ （５）をリセッ
トするようにしている。
しかしながら従来の装置では、リセットレベルＶＲを調
整することができず、また繰返して停電が発生したり、
停電の時間長が種々にある条件のもとでは、第２図（ｂ
）に示す遅延時間Ｔが十分に得られず確実にＣＰＵ （
５）に対してリセットをかけることができない欠点があ
った。このためＣＰＵ （５）は正゛規の初期状態から
動作をスタートできないで、いわゆる暴走をしてしまい
、特にマイクロコンピュータ回路を制御装置に商用した
場合は、制御対象に多大な被害を与える欠点があった。
整することができず、また繰返して停電が発生したり、
停電の時間長が種々にある条件のもとでは、第２図（ｂ
）に示す遅延時間Ｔが十分に得られず確実にＣＰＵ （
５）に対してリセットをかけることができない欠点があ
った。このためＣＰＵ （５）は正゛規の初期状態から
動作をスタートできないで、いわゆる暴走をしてしまい
、特にマイクロコンピュータ回路を制御装置に商用した
場合は、制御対象に多大な被害を与える欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたものであり、例えばマイクロコンピュータ
回路の停電を検出し、この停電状態が回復したときの立
上がりで単安定マルチ／＜イブレータをトリガし、この
回路で一定時間のパルス信号に変換すると共に、このパ
ルス信号と停電検出信号との論理和でＣＰＵをリセット
することにより、確実にＣＰＵにリセットをかけ、ＣＰ
Ｕの暴走現象の発生を禁止したリセット信号発生装置を
提供することを目的としている。
めになされたものであり、例えばマイクロコンピュータ
回路の停電を検出し、この停電状態が回復したときの立
上がりで単安定マルチ／＜イブレータをトリガし、この
回路で一定時間のパルス信号に変換すると共に、このパ
ルス信号と停電検出信号との論理和でＣＰＵをリセット
することにより、確実にＣＰＵにリセットをかけ、ＣＰ
Ｕの暴走現象の発生を禁止したリセット信号発生装置を
提供することを目的としている。
以下この発明の一実施例を図について説明する。
第８図はこの発明のリセット信号発生装置の一実施例を
示す電気結線図で、あ、る。第８図において、可変抵抗
０υと抵抗０’４．ｕ３の・直列回路は電源供給端子Ｑ
４１とアース間に接続されており、マイクロコンピュー
タ回路の電圧を分圧するものである。電圧比較回路ａ９
は基準電圧とマイクロコンピュータ回路の電圧とを比較
して、マイクロコンピュータ回路の電圧が基準電圧以上
であるとＨレベル、基準電圧未満であるとＬレベルの出
力Ｂを生じるもので、その入力端子（ＩＮ）は抵抗（６
）と抵抗ｕ３との接続点に接続され、その入力端子（Ｈ
ＹＳ ）は第４図（４）に示す停電検出レベルｖ１とこ
れよりやや高めの復電検出レベルｖ２とのヒステリシス
を持たせるために、抵抗＜ＩＧを介して抵抗す４と抵抗
Ｑ３との接続点に接続されている。単安定マルチバイブ
レータαηは電圧比較回路ｕ５の出力Ｂが入力端子（′
Ｉ）に入力され、出力Ｂの立上がりでトリガ、され、抵
抗（至）とコンデンサ０１との時定数で決るパルス幅の
Ｌレベルのパルス出力Ｃを出力端子（Ｑに出力するもの
である。論理回路に）は例えばＬレベル信号入力時にＬ
レベル信号を出力するオア回路で、電圧比較回路Ｏｆ９
の出力Ｂと単安定マルチバイブレータＯηのパルス出力
Ｃとの論理和をとって出力し、第１図に示すマイクロコ
ンピュータのＣＰＵ （６）のリセット端子（５８）に
入力するものである。
示す電気結線図で、あ、る。第８図において、可変抵抗
０υと抵抗０’４．ｕ３の・直列回路は電源供給端子Ｑ
４１とアース間に接続されており、マイクロコンピュー
タ回路の電圧を分圧するものである。電圧比較回路ａ９
は基準電圧とマイクロコンピュータ回路の電圧とを比較
して、マイクロコンピュータ回路の電圧が基準電圧以上
であるとＨレベル、基準電圧未満であるとＬレベルの出
力Ｂを生じるもので、その入力端子（ＩＮ）は抵抗（６
）と抵抗ｕ３との接続点に接続され、その入力端子（Ｈ
ＹＳ ）は第４図（４）に示す停電検出レベルｖ１とこ
れよりやや高めの復電検出レベルｖ２とのヒステリシス
を持たせるために、抵抗＜ＩＧを介して抵抗す４と抵抗
Ｑ３との接続点に接続されている。単安定マルチバイブ
レータαηは電圧比較回路ｕ５の出力Ｂが入力端子（′
Ｉ）に入力され、出力Ｂの立上がりでトリガ、され、抵
抗（至）とコンデンサ０１との時定数で決るパルス幅の
Ｌレベルのパルス出力Ｃを出力端子（Ｑに出力するもの
である。論理回路に）は例えばＬレベル信号入力時にＬ
レベル信号を出力するオア回路で、電圧比較回路Ｏｆ９
の出力Ｂと単安定マルチバイブレータＯηのパルス出力
Ｃとの論理和をとって出力し、第１図に示すマイクロコ
ンピュータのＣＰＵ （６）のリセット端子（５８）に
入力するものである。
次にこの動作を第４図囚〜■を用いて説明する。
第４図囚は電源供給端子Ｑ４に入力されるマイクロコン
ピュータ回路の電源電圧のタイムチャート、第４図（６
）は電圧比較回路（至）の出力Ｂのタイムチャート、第
４図（Ｃ）は単安定マルチバイブレータＱ７）のパルス
出力Ｃのタイムチャート、第４図（ロ）ハ論理回路（ホ
）の出力のタイムチャートである。今、第４図囚の時点
ｔ１において電源供給端子Ｑ４）に入力されるマイクロ
コンピュータ回路の電源電圧が低下し、時点ｔ２におい
て停電検出レベルｖ１にまで低下すると、電圧比較回路
ＱＩ１９が動作して、その出力Ｂは第４図（６）に示す
ように時点ｔ、において停電検出レベルｖ１であるＬレ
ベルになる。次に電源電圧が時点４図（６）に示すよう
に、時点ｔ４においてＨレベルに復旧する。単安定マル
チバイブレータＱ７）の出力パルスＣは第４図（Ｃ）に
示すように、出力Ｂの時点ｔ４における立上りでトリガ
されてＬレベルになる。
ピュータ回路の電源電圧のタイムチャート、第４図（６
）は電圧比較回路（至）の出力Ｂのタイムチャート、第
４図（Ｃ）は単安定マルチバイブレータＱ７）のパルス
出力Ｃのタイムチャート、第４図（ロ）ハ論理回路（ホ
）の出力のタイムチャートである。今、第４図囚の時点
ｔ１において電源供給端子Ｑ４）に入力されるマイクロ
コンピュータ回路の電源電圧が低下し、時点ｔ２におい
て停電検出レベルｖ１にまで低下すると、電圧比較回路
ＱＩ１９が動作して、その出力Ｂは第４図（６）に示す
ように時点ｔ、において停電検出レベルｖ１であるＬレ
ベルになる。次に電源電圧が時点４図（６）に示すよう
に、時点ｔ４においてＨレベルに復旧する。単安定マル
チバイブレータＱ７）の出力パルスＣは第４図（Ｃ）に
示すように、出力Ｂの時点ｔ４における立上りでトリガ
されてＬレベルになる。
このＬレベルの幅は抵抗（ト）とコンデンサα侭との時
定数で決定され、そのパルス時間経過すると時点ｔ、に
おいてＨレベルになる。
定数で決定され、そのパルス時間経過すると時点ｔ、に
おいてＨレベルになる。
以下同様にして、電圧が第４図面に示すように時点ｊ６
＋ｔ、。にて停電検出レベルＶ、に低下し、時点ｔ８．
ｔｌ、にて復電検出レベル■２に復旧するに伴い、出
力Ｂは第４図の）に示すように時点ｊ８＋ｊｌｏにてＬ
レベルになり、時点ｊ８＋ｊ＋３にてＨレベルに復旧す
る。ここにおいて、電圧比較回路ＱＱの出力Ｂだけを第
１図に示すＣＰＵ（５）のリセット端子（５ａ）に供給
した場合、停電が極めて短い場合には電圧比較回路四の
出力Ｂも、その出力波形が極めて短くなり、ＣＰＵ（５
）のリセットに必要なパルス幅を確保できないことがあ
る。これを防止するために単安定マルチバイブレータａ
′ｔ）が設けられており、抵抗ａ線とコンデンサＱ１と
の値を適当に選ぶことにより、次に説明するようにＬレ
ベルのパルス出力Ｃのパルス幅をリセット信号として必
要なパルス幅以上に確保することができる。
＋ｔ、。にて停電検出レベルＶ、に低下し、時点ｔ８．
ｔｌ、にて復電検出レベル■２に復旧するに伴い、出
力Ｂは第４図の）に示すように時点ｊ８＋ｊｌｏにてＬ
レベルになり、時点ｊ８＋ｊ＋３にてＨレベルに復旧す
る。ここにおいて、電圧比較回路ＱＱの出力Ｂだけを第
１図に示すＣＰＵ（５）のリセット端子（５ａ）に供給
した場合、停電が極めて短い場合には電圧比較回路四の
出力Ｂも、その出力波形が極めて短くなり、ＣＰＵ（５
）のリセットに必要なパルス幅を確保できないことがあ
る。これを防止するために単安定マルチバイブレータａ
′ｔ）が設けられており、抵抗ａ線とコンデンサＱ１と
の値を適当に選ぶことにより、次に説明するようにＬレ
ベルのパルス出力Ｃのパルス幅をリセット信号として必
要なパルス幅以上に確保することができる。
即ち、単安定マルチバイブレータ（１７）がなければ、
第４図（ロ）に示す時点ｔ、〜ｔ４間並びに時点ｔ６〜
ｔｓ間の短い電圧比較回路ＱＩ１９の出力Ｂによっては
、ＣＰＵ（５）はリセットされない。しかしながら、時
点【４゜ｔ８において単安定マルチバイブレータα力の
出力パルスＣは、第４図（Ｃ）に示すようにＬレベルに
トリガされ、時点ｔＢ、ｔ９までＬレベルを保持する。
第４図（ロ）に示す時点ｔ、〜ｔ４間並びに時点ｔ６〜
ｔｓ間の短い電圧比較回路ＱＩ１９の出力Ｂによっては
、ＣＰＵ（５）はリセットされない。しかしながら、時
点【４゜ｔ８において単安定マルチバイブレータα力の
出力パルスＣは、第４図（Ｃ）に示すようにＬレベルに
トリガされ、時点ｔＢ、ｔ９までＬレベルを保持する。
このため、論理回路（社）は電圧比較回路Ｑ！９の出力
Ｂと単安定マルチバイブレータＱ７）の出力Ｃとの論理
和によって、第４図（ロ）に示すように時点ｔ２〜ｔｓ
及び時点【７〜ｔ０間のパルス幅の出力を生じ、十分に
ＣＰＵ （５）をトリガし得るパルス幅の出力を生じる
。
Ｂと単安定マルチバイブレータＱ７）の出力Ｃとの論理
和によって、第４図（ロ）に示すように時点ｔ２〜ｔｓ
及び時点【７〜ｔ０間のパルス幅の出力を生じ、十分に
ＣＰＵ （５）をトリガし得るパルス幅の出力を生じる
。
なお、時点ｔ２〜ｔ４間並びに時点ｔ６〜ｔ８間に示す
ように、停電時間が短いと、回路電圧は第４図面に示す
ように０■にまで落ちきらず、ＩＣの動作可能電圧内に
あることが多い。一方、時点ｔ、Ｉｏ〜ｔ１８間に示す
ように停電時間が長いと、回路電圧は第４図面に示すよ
うにＯｖにまで落ちる。この何れの場合においても、時
点ｔ４＋ ｔａ＋ ｔｕの復電時の第４図（６）に示す
出力Ｂの立上がり時に、ＣＰＵ（５）のＩＪ上セツト行
い初期状態に確実にするために、ＣＰＵ（５）の暴走を
禁止することができる。
ように、停電時間が短いと、回路電圧は第４図面に示す
ように０■にまで落ちきらず、ＩＣの動作可能電圧内に
あることが多い。一方、時点ｔ、Ｉｏ〜ｔ１８間に示す
ように停電時間が長いと、回路電圧は第４図面に示すよ
うにＯｖにまで落ちる。この何れの場合においても、時
点ｔ４＋ ｔａ＋ ｔｕの復電時の第４図（６）に示す
出力Ｂの立上がり時に、ＣＰＵ（５）のＩＪ上セツト行
い初期状態に確実にするために、ＣＰＵ（５）の暴走を
禁止することができる。
なお、上記実施例において、可変抵抗へ９及び抵抗ＯＱ
を調整することにより、停電検出レベル■１及び復［検
出レベルｖ２のヒステリシスを調整することができる。
を調整することにより、停電検出レベル■１及び復［検
出レベルｖ２のヒステリシスを調整することができる。
また、時点ｊ４＋ ｊ８＋ ｔｌ３において論理回路（
イ）の動作速度が速い場合には、出力Ｂの立上りからパ
ルス出力Ｃの発生までは一定の時間遅れがあるため、第
４図（ロ）に示す論理回路■の出力にひげ状の波形が出
る恐れがある。これを防止するために、電圧比較回路０
０の出力Ｂを遅延回路を介して論理回路（１）に入力さ
せてもよい。
イ）の動作速度が速い場合には、出力Ｂの立上りからパ
ルス出力Ｃの発生までは一定の時間遅れがあるため、第
４図（ロ）に示す論理回路■の出力にひげ状の波形が出
る恐れがある。これを防止するために、電圧比較回路０
０の出力Ｂを遅延回路を介して論理回路（１）に入力さ
せてもよい。
以上のようにこの発明によれば、電圧比較回路の出力と
、この出力の立上がりでトリガされＣＰＵのリセットに
必要な充分な時間幅の／＜ルス信号を出力する単安定マ
ルチバイブレータの出力とを、論理回路に入力し、この
出力をＣＰＵのリセット信号に供給するように構成した
ので、短時間の停電でもリセットに必要な時間幅のリセ
ット信号が確保されると共に、長時間の停電においても
確実にリセットをかけることができ、確実にＣＰＵのリ
セットを行える効果を有する。
、この出力の立上がりでトリガされＣＰＵのリセットに
必要な充分な時間幅の／＜ルス信号を出力する単安定マ
ルチバイブレータの出力とを、論理回路に入力し、この
出力をＣＰＵのリセット信号に供給するように構成した
ので、短時間の停電でもリセットに必要な時間幅のリセ
ット信号が確保されると共に、長時間の停電においても
確実にリセットをかけることができ、確実にＣＰＵのリ
セットを行える効果を有する。
第１図は従来のリセット信号発生装置を示す電気結線図
、第２図（ａ）、 （ｂ）は第１図の動作説明図、第８
図はこの発明のリセット信号発生装置の一実施例を示す
電気結線図、第４図囚〜（ロ）は第８図の動作説明図で
ある。 図において、（５）はＣＰＵ、 （５ａ）はリセット端
子、ａυは可変抵抗、０→は電源供給端子、ｔｍは電圧
比較回路、ＱＱは抵抗、Ｏηは単安定マルチバイブレー
タ、Ｑｌは抵抗、９侭はコンデンサ、四は論理回路であ
る。 代理人 弁理士 大岩増雄 第１図 第２図 第３図 じ １１
、第２図（ａ）、 （ｂ）は第１図の動作説明図、第８
図はこの発明のリセット信号発生装置の一実施例を示す
電気結線図、第４図囚〜（ロ）は第８図の動作説明図で
ある。 図において、（５）はＣＰＵ、 （５ａ）はリセット端
子、ａυは可変抵抗、０→は電源供給端子、ｔｍは電圧
比較回路、ＱＱは抵抗、Ｏηは単安定マルチバイブレー
タ、Ｑｌは抵抗、９侭はコンデンサ、四は論理回路であ
る。 代理人 弁理士 大岩増雄 第１図 第２図 第３図 じ １１
Claims (1)
- （１）回路状態がリセットされる回路の電圧を検出し前
記電圧が所定値以下になるとその期間中出力を生じる電
圧比較回路、前記電圧比較回路の出力終了時点でトリガ
され所定時間幅のパルス出力を生じる単安定マルチバイ
ブレータ、及び前記電圧比較回路の出力と前記単安定マ
ルチバイブレータのパルス出力との論理和をとる論理回
路を備え、前記論理回路の出力を前記回路の状態を初期
状態にリセットするリセット端子に入力するようにした
ことを特徴とするリセット信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21677483A JPS60107912A (ja) | 1983-11-15 | 1983-11-15 | リセツト信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21677483A JPS60107912A (ja) | 1983-11-15 | 1983-11-15 | リセツト信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60107912A true JPS60107912A (ja) | 1985-06-13 |
Family
ID=16693680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21677483A Pending JPS60107912A (ja) | 1983-11-15 | 1983-11-15 | リセツト信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107912A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177612A (ja) * | 1988-12-28 | 1990-07-10 | Omron Tateisi Electron Co | 直流２線式センサにおける電源リセット回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4925809U (ja) * | 1972-06-08 | 1974-03-05 | ||
| JPS5531160B2 (ja) * | 1975-10-20 | 1980-08-15 | ||
| JPS5756040B2 (ja) * | 1977-02-02 | 1982-11-27 | ||
| JPS5844628B2 (ja) * | 1979-09-21 | 1983-10-04 | 住友化学工業株式会社 | 無機質塗料組成物 |
-
1983
- 1983-11-15 JP JP21677483A patent/JPS60107912A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4925809U (ja) * | 1972-06-08 | 1974-03-05 | ||
| JPS5531160B2 (ja) * | 1975-10-20 | 1980-08-15 | ||
| JPS5756040B2 (ja) * | 1977-02-02 | 1982-11-27 | ||
| JPS5844628B2 (ja) * | 1979-09-21 | 1983-10-04 | 住友化学工業株式会社 | 無機質塗料組成物 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177612A (ja) * | 1988-12-28 | 1990-07-10 | Omron Tateisi Electron Co | 直流２線式センサにおける電源リセット回路 |
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