JPS60100832A - ｎビット符号からｎ＋１ビット符号に符号化された直流データ流の復合化方法および装置 - Google Patents
ｎビット符号からｎ＋１ビット符号に符号化された直流データ流の復合化方法および装置Info
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- JPS60100832A JPS60100832A JP59091984A JP9198484A JPS60100832A JP S60100832 A JPS60100832 A JP S60100832A JP 59091984 A JP59091984 A JP 59091984A JP 9198484 A JP9198484 A JP 9198484A JP S60100832 A JPS60100832 A JP S60100832A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、各々ｎ個の信号ピットから成る語またはビッ
ト群と１つの付加的符号化ビットとから構成された（ｎ
＋１）ビットのデータ流を再びｎビットのデータ流に復
号化する方法および装置に関する。
ト群と１つの付加的符号化ビットとから構成された（ｎ
＋１）ビットのデータ流を再びｎビットのデータ流に復
号化する方法および装置に関する。
従来技術
例えばＲ，Ｑ、０ａｒｔｅｒ著のＥｌｅｃｔｒｏｎｉｃ
ｓ Ｌｅｔｔｅｒｓ（１９６５年５月、第１巻、第３号
、第６７〜６８頁）の中の論文［Ｌｏｗ−Ｄｉｓｐａｒ
ｉｔｙ ＢｉｎａｒｙＣｏｄｉｎｇ Ｓ）’ｓｔｅｍ
Ｊにおいて公知のこの形式の方法および装置は、簡単な
２進符号から１つの伝送符号を形成するのに用いられ、
その伝送符号の周波数スペクトルは直流成分を全く含ま
ず且つ低域周波成分全極めて僅かしか含まず、且つビッ
ト周波数の２分の１の周波数の成分を極めて多く含み、
さらに各情報内容に殆んど依存しない。その際、ｎ個の
反転信号ビットの後に、またＴｄｎ個の非反転信号ビッ
トの後に、別の１つの（ｎ＋１）番目のビットが符号化
ビットとして続き、この符号化ビットは例えば論理値工
ないし０でもって次のことを示す、即ち本来のｎ個の信
号ビットの反転が送信側または伝送区間において１回行
なわれたか、あるいは全く行なわれなかったかどうかを
示す。この反転は、上記のように構成されたデータ流が
、時間的に平均して出来るだけ同じ数のＱ ｂｉｔとｌ
ｂｉｔと？有するようにするために行なわれる。
ｓ Ｌｅｔｔｅｒｓ（１９６５年５月、第１巻、第３号
、第６７〜６８頁）の中の論文［Ｌｏｗ−Ｄｉｓｐａｒ
ｉｔｙ ＢｉｎａｒｙＣｏｄｉｎｇ Ｓ）’ｓｔｅｍ
Ｊにおいて公知のこの形式の方法および装置は、簡単な
２進符号から１つの伝送符号を形成するのに用いられ、
その伝送符号の周波数スペクトルは直流成分を全く含ま
ず且つ低域周波成分全極めて僅かしか含まず、且つビッ
ト周波数の２分の１の周波数の成分を極めて多く含み、
さらに各情報内容に殆んど依存しない。その際、ｎ個の
反転信号ビットの後に、またＴｄｎ個の非反転信号ビッ
トの後に、別の１つの（ｎ＋１）番目のビットが符号化
ビットとして続き、この符号化ビットは例えば論理値工
ないし０でもって次のことを示す、即ち本来のｎ個の信
号ビットの反転が送信側または伝送区間において１回行
なわれたか、あるいは全く行なわれなかったかどうかを
示す。この反転は、上記のように構成されたデータ流が
、時間的に平均して出来るだけ同じ数のＱ ｂｉｔとｌ
ｂｉｔと？有するようにするために行なわれる。
受信側でのｎビットのデータ流から符号化された（ｎｉ
ｌ）ビット符号の復号化は公知の方法において次のよう
にして行なわれる、即ち、本来の符号において１つのフ
レーム構造が前提され、このフレーム構造が受信機の同
期回路に卦いて識別可能であシ、このフレーム構造を用
いて、ｎ個の信号ビットと１つの符号化ビットとの正確
な時間的位置が１つの論理回路でもって確認される。符
号化ビットの論理値に従って論理回路はｎ個の所属の信
号ビラトラ、反転させて、またはそのまま、出力信号と
して送出する。
ｌ）ビット符号の復号化は公知の方法において次のよう
にして行なわれる、即ち、本来の符号において１つのフ
レーム構造が前提され、このフレーム構造が受信機の同
期回路に卦いて識別可能であシ、このフレーム構造を用
いて、ｎ個の信号ビットと１つの符号化ビットとの正確
な時間的位置が１つの論理回路でもって確認される。符
号化ビットの論理値に従って論理回路はｎ個の所属の信
号ビラトラ、反転させて、またはそのまま、出力信号と
して送出する。
従来の復号回路の公知の原理を第３図に示す。ここでは
受信された（ｎ＋１）ビット符号化されたデータ流φ１
（各々ｎ個の連続する信号ピット列と１つの符号化ビッ
トと、フレーム構造を示す別のビットとから成るｌ′ｉ
受信機に読込まれ、フレーム構造を示すビラトラ用いて
同期回路Ｓｙｎにおいて同期され、論理回路Ｌｏｇにお
いて復号化さ扛る。受信機出力側にはデータ流φ２が送
出され、このデータ流φ２け、各々ｎ個の連続する信号
ビット列とフレーム構造を示すビットから成る。
受信された（ｎ＋１）ビット符号化されたデータ流φ１
（各々ｎ個の連続する信号ピット列と１つの符号化ビッ
トと、フレーム構造を示す別のビットとから成るｌ′ｉ
受信機に読込まれ、フレーム構造を示すビラトラ用いて
同期回路Ｓｙｎにおいて同期され、論理回路Ｌｏｇにお
いて復号化さ扛る。受信機出力側にはデータ流φ２が送
出され、このデータ流φ２け、各々ｎ個の連続する信号
ビット列とフレーム構造を示すビットから成る。
発明が解決しようとする問題点
この従来の復号化方法は、元の符号のフレーム構造によ
って用途が制限され、しかも各フレーム構造ないしフレ
ーム長に依り場合によっては非常に長い同期化時間を要
するという欠点を有する。
って用途が制限され、しかも各フレーム構造ないしフレ
ーム長に依り場合によっては非常に長い同期化時間を要
するという欠点を有する。
さらに不利な点は、フレーム構造を示すビットの付加に
よシ有効情報の伝送速度が遅くなシ、もしくはデータ流
φ１の伝送区間に亘っての伝送速度を相応に高めなけれ
ばならない。この欠点は、本来のｎビット符号を（ｎｌ
ｌ）ビット符号に符号変換して初めてフレーム構造を表
わすときにも生じる。
よシ有効情報の伝送速度が遅くなシ、もしくはデータ流
φ１の伝送区間に亘っての伝送速度を相応に高めなけれ
ばならない。この欠点は、本来のｎビット符号を（ｎｌ
ｌ）ビット符号に符号変換して初めてフレーム構造を表
わすときにも生じる。
従って本発明の目的は、ｎビットから（ｎ＋１）ビット
に符号化変換された符号ないしデータ流（以下これｋ
ｎ ／ （ｎ ＋ １ ）ビット符号と称する〕ヲ、フ
レーム構造を示すビットを省いても復号化でき且つ従来
に比べて同期化時間を極めて短くすることができる方法
および装置を提供することにある。
に符号化変換された符号ないしデータ流（以下これｋ
ｎ ／ （ｎ ＋ １ ）ビット符号と称する〕ヲ、フ
レーム構造を示すビットを省いても復号化でき且つ従来
に比べて同期化時間を極めて短くすることができる方法
および装置を提供することにある。
問題点全解決するための手段
この目的は冒頭に述べた形式の方法において本発明によ
れば、フレーム構造ないしはフレーム構造を示すビット
を有しない、ｎビットから（ｎ＋１ ）ビットに符号化
されたデータ流を、許容できないビット群の発生の有無
および頻度について監視し、その際この許容できないピ
ッｎ＋１ ト群では一芝一個の信号ビットが論理値１を有すると同
時に符号化ビットの所定位置に存るビットが、ｎ個の信
号ビットの反転値全指示する論理値を有しておシ、この
ような許容できないビット群がエラー確率を上回って発
生した場合、それを復号器の同期エラーとして評価して
同期化過程を開始することによシ達成される。
れば、フレーム構造ないしはフレーム構造を示すビット
を有しない、ｎビットから（ｎ＋１ ）ビットに符号化
されたデータ流を、許容できないビット群の発生の有無
および頻度について監視し、その際この許容できないピ
ッｎ＋１ ト群では一芝一個の信号ビットが論理値１を有すると同
時に符号化ビットの所定位置に存るビットが、ｎ個の信
号ビットの反転値全指示する論理値を有しておシ、この
ような許容できないビット群がエラー確率を上回って発
生した場合、それを復号器の同期エラーとして評価して
同期化過程を開始することによシ達成される。
さらに本発明によれば上記の方法を実施するための装置
は次のようにして構成される、即ち、直列に受信される
データ流のビット群が読込みクロックで読込まれて並列
ビット群として並列クロックで送出される直列／並列変
換器を設け、この直列／並列変換器に、符号化ビットの
値に依存して各並列ビット群の並列信号ビットの反転を
行うか否か全快める／イン・々−タを後置接続し、この
イン・２−夕から送出される並列ピッ） ８１１に出力
ビツト流として出力クロックで直列に送出する並列／直
列変換器を前記イン・々−タに後置接続し、この並列／
直列変換器に、１つの並列信号ビット群中の論理値１を
有する信号ビットの数音検出する評価装置を並列接続し
、この検出された数を固定値ニと比較する比較器を設け
、両比較値が一致し且つ同時に符号化ビットの所定位置
に反転を指示するビットが生じた場合に１つのエラー検
出・ξルスを送出するＡＮＤゲートヲ設け、このエラー
検出・ぞルスが読込みクロックのクロック信号供給回路
中ちの１つのクロックツｅルスを抑圧するようにする。
は次のようにして構成される、即ち、直列に受信される
データ流のビット群が読込みクロックで読込まれて並列
ビット群として並列クロックで送出される直列／並列変
換器を設け、この直列／並列変換器に、符号化ビットの
値に依存して各並列ビット群の並列信号ビットの反転を
行うか否か全快める／イン・々−タを後置接続し、この
イン・２−夕から送出される並列ピッ） ８１１に出力
ビツト流として出力クロックで直列に送出する並列／直
列変換器を前記イン・々−タに後置接続し、この並列／
直列変換器に、１つの並列信号ビット群中の論理値１を
有する信号ビットの数音検出する評価装置を並列接続し
、この検出された数を固定値ニと比較する比較器を設け
、両比較値が一致し且つ同時に符号化ビットの所定位置
に反転を指示するビットが生じた場合に１つのエラー検
出・ξルスを送出するＡＮＤゲートヲ設け、このエラー
検出・ぞルスが読込みクロックのクロック信号供給回路
中ちの１つのクロックツｅルスを抑圧するようにする。
実施例
次に本発明を第一１図および第２図に示す実施例に基づ
き詳細に説明する。
き詳細に説明する。
第１図に示す実施例でｆｉｎビット符号（この実施例で
は７ ｂｉｔ ）から（ｎｉｌ）ビット符号〔この実施
例では５ ｂｉｔ ）へ符号化された符号Ｃ以上ｎ／（
ｎ ＋ １ ）ビット符号として略記する〕が用いられ
ることが前提となっている。この７ ｂｉｔ符号および
５ ｂｉｔ符号においては本来の２進符号のうちの各々
７ ｂｔｔに対して１つの符号化ビットが割当てられる
ので、各々８ ｂｉｔで１つのビット群が構成されてい
る。
は７ ｂｉｔ ）から（ｎｉｌ）ビット符号〔この実施
例では５ ｂｉｔ ）へ符号化された符号Ｃ以上ｎ／（
ｎ ＋ １ ）ビット符号として略記する〕が用いられ
ることが前提となっている。この７ ｂｉｔ符号および
５ ｂｉｔ符号においては本来の２進符号のうちの各々
７ ｂｔｔに対して１つの符号化ビットが割当てられる
ので、各々８ ｂｉｔで１つのビット群が構成されてい
る。
この７ ｂａｔから８ｂａｔ符号の構成規則は公知のよ
うに次の通シである、即ち、１つのビット群のｎ ＝
７個の信号ビットは以下の場合にのみ反転される、即ち
７信号ピットのうちの４ ｂｉｔｎ＋１ （即ち−「ビット）よシ多くが論理値ｌを有すると同時
に既に伝送された各ビット全体〔符号化ビット’ｌ含む
）で論理値ｌのビットの数が論理値Ｏのビットの数より
も多いとき、または７信号ビットのうち４ ｂｉｔより
多くが論理値０を有すると同時に既に伝送されたビット
全体で論理値０のビットの数が論理値１０ビツトの数よ
りも多いときにのみ反転される。
うに次の通シである、即ち、１つのビット群のｎ ＝
７個の信号ビットは以下の場合にのみ反転される、即ち
７信号ピットのうちの４ ｂｉｔｎ＋１ （即ち−「ビット）よシ多くが論理値ｌを有すると同時
に既に伝送された各ビット全体〔符号化ビット’ｌ含む
）で論理値ｌのビットの数が論理値Ｏのビットの数より
も多いとき、または７信号ビットのうち４ ｂｉｔより
多くが論理値０を有すると同時に既に伝送されたビット
全体で論理値０のビットの数が論理値１０ビツトの数よ
りも多いときにのみ反転される。
この構成規則から、７信号ビットのうち論理値１の信号
ビットがちょうど４個のときエラーがない。それにもか
かわらず、ビット群内の符号化ビットの所定位置に存在
するビットが、所指示する 属のｎ ＝ ７個の信号ビットの反転を〜寸値（実施例
では論理値１）を有するとき、許容できないビット群が
ビットエラーにより生じたか、あるいけ受信側で同期エ
ラーが生じている可能性がある。同期エラーの場合許容
できないビット群が生じる確率は極めて高い。
ビットがちょうど４個のときエラーがない。それにもか
かわらず、ビット群内の符号化ビットの所定位置に存在
するビットが、所指示する 属のｎ ＝ ７個の信号ビットの反転を〜寸値（実施例
では論理値１）を有するとき、許容できないビット群が
ビットエラーにより生じたか、あるいけ受信側で同期エ
ラーが生じている可能性がある。同期エラーの場合許容
できないビット群が生じる確率は極めて高い。
第１図は７７８ピット符号化された直列データ流φｌの
復号化のための本発明の装置の有利な実施例を示す。こ
のデータ流φ１は８ｂｉｔの長さのビット群から成り、
フレーム構造を示すピッ）ｆｌもたない。データ流φ１
は直列／並列変換器ＳＰＷに読込みクロックＴ１で読込
まれ、一連の６ ｂ、１を並列ビット群φ１１〜φ１８
としてンＴ１のクロック速度で並列に送出され、その際
これらの並列ビット群φ１１〜φ１８の各々最初のビッ
トが符号化ビットφ１１であり、残シのビットが並列信
号ビット群φ１２〜φ１８を構成している。
復号化のための本発明の装置の有利な実施例を示す。こ
のデータ流φ１は８ｂｉｔの長さのビット群から成り、
フレーム構造を示すピッ）ｆｌもたない。データ流φ１
は直列／並列変換器ＳＰＷに読込みクロックＴ１で読込
まれ、一連の６ ｂ、１を並列ビット群φ１１〜φ１８
としてンＴ１のクロック速度で並列に送出され、その際
これらの並列ビット群φ１１〜φ１８の各々最初のビッ
トが符号化ビットφ１１であり、残シのビットが並列信
号ビット群φ１２〜φ１８を構成している。
ｎ ／ （ｎ ＋ １ ）ビット符号の符号化規則に従
って並列信号ビット群中１２〜φ１８ｉインバーｌ’Ｉ
において、所属の符号化ビットφ１１が論理値１を有す
るとき反転され、ないしは符号化ビットφ１１が論理値
ｏ全有するとき反転されない。
って並列信号ビット群中１２〜φ１８ｉインバーｌ’Ｉ
において、所属の符号化ビットφ１１が論理値１を有す
るとき反転され、ないしは符号化ビットφ１１が論理値
ｏ全有するとき反転されない。
インバーターを通過した並列信号ビット群φ１２〜φ１
８は並列／直列変換器ｐｓｗに達１７、そこで出力ビツ
ト電流φ２としてクロックＴ２７ （＝−Ｔ〒１− ’ｒｌ ＝ −ＨＴｌ ） テ送出さ
ｎる。クロック信号Ｔ２Ｈ位相制御発振回路全用いてク
ロック信号Ｔ１から派生させると有利である。
８は並列／直列変換器ｐｓｗに達１７、そこで出力ビツ
ト電流φ２としてクロックＴ２７ （＝−Ｔ〒１− ’ｒｌ ＝ −ＨＴｌ ） テ送出さ
ｎる。クロック信号Ｔ２Ｈ位相制御発振回路全用いてク
ロック信号Ｔ１から派生させると有利である。
同時に並列信号ビット群φ１２〜φ１８が評価装置Ｂに
達し、該評価装置は各並列信号ビット群中の論理値１を
有するビットの数を検出し、この検出値を２進数として
比較器■の第１の入力側に供給する。
達し、該評価装置は各並列信号ビット群中の論理値１を
有するビットの数を検出し、この検出値を２進数として
比較器■の第１の入力側に供給する。
第２の入力側には固定的に設定された数４＝−１−１
−２−が２進数として加えられる。
比較器Ｖの両入力側の情報が一致する場合、後続のＡＮ
Ｄゲー）Ｕを作動し、同時にこのＡＮＤゲートＵに加わ
った、反転を示す論理値１の符号化ビットφｌｌｉ通し
て、エラー検出・ｅルスとして分周比ｍ：ｌの分周器の
入力側に供給される。
Ｄゲー）Ｕを作動し、同時にこのＡＮＤゲートＵに加わ
った、反転を示す論理値１の符号化ビットφｌｌｉ通し
て、エラー検出・ｅルスとして分周比ｍ：ｌの分周器の
入力側に供給される。
このような場合は、前述のように許容できないビット群
が発生したときにのみ起こり、しかも許容できないビッ
ト群の発生はピットエラーに依るものは極めてまれだが
、非同期によるものは極めて頻繁である。
が発生したときにのみ起こり、しかも許容できないビッ
ト群の発生はピットエラーに依るものは極めてまれだが
、非同期によるものは極めて頻繁である。
こノ種の許容できないビット群がｍ個発生すると、分周
器ＦＴが１つのノξルスをクロック消去回路ＴＡＫ加え
、この回路は直列／並列変換器ＳＰＷへの入力クロック
信号Ｔ１のうちの１つのクロックツξルスを消去する。
器ＦＴが１つのノξルスをクロック消去回路ＴＡＫ加え
、この回路は直列／並列変換器ＳＰＷへの入力クロック
信号Ｔ１のうちの１つのクロックツξルスを消去する。
この消去によりデータ流φ１に含まれる８ｂｉｔ群が各
々１ｂｉｔ分だけ直列／並列変換器ｓｐｗ内でシフトさ
れる。つまり非同期の際は、この直列／並列変換器ＳＰ
Ｗ内で信号ビットと符号化ビットとの順序が単にサイク
リックにずれてい石ので、符号化ビットの代わりに信号
ビットのうちの１つがインバータ全制御するのである。
々１ｂｉｔ分だけ直列／並列変換器ｓｐｗ内でシフトさ
れる。つまり非同期の際は、この直列／並列変換器ＳＰ
Ｗ内で信号ビットと符号化ビットとの順序が単にサイク
リックにずれてい石ので、符号化ビットの代わりに信号
ビットのうちの１つがインバータ全制御するのである。
許容できないビット群が非同期によシ生ずると、最高ｎ
Ｘ１１１個の許容できないビット群の数に応じて遅くと
もｎ個のクロック・ξルス消去が行なわれた後に同期が
得られる。
Ｘ１１１個の許容できないビット群の数に応じて遅くと
もｎ個のクロック・ξルス消去が行なわれた後に同期が
得られる。
単に通常のエラー率のビットエラーに起因す 。
る許容できないビット群の場合に、同期化過程が不必要
ないし不都合にトリガされるの全抑制するために、分局
器ＦＴのりセット入力側Ｒに加わる消去クロック信号Ｔ
３でもって分周器ＦＴが所定の時間間隔で零にリセット
される。有利には１つの自由振動発振器から発生される
この消去クロック信号Ｔ３のクロック周波数は、分周器
ＦＴの分周比−を乗算したエラー確率と読込みクロック
ＴＩとの積よシも大きくなければならない。
ないし不都合にトリガされるの全抑制するために、分局
器ＦＴのりセット入力側Ｒに加わる消去クロック信号Ｔ
３でもって分周器ＦＴが所定の時間間隔で零にリセット
される。有利には１つの自由振動発振器から発生される
この消去クロック信号Ｔ３のクロック周波数は、分周器
ＦＴの分周比−を乗算したエラー確率と読込みクロック
ＴＩとの積よシも大きくなければならない。
Ｍ２図は、第１図に示す比較器■の別の実施例を示す。
第１図の比較器■の場合と異なり、ここでは基準数−Ｉ
に全く供給されない。従って１つの集積回路ユニットに
おいて比較的大きな信号連延を伴って評価回路Ｂの出力
信号と基準数とが比較されるのではない。′この実施例
ではむしろ、２つのＮＯＴゲートＶＮ ｌおよびＶＮ
２と１つのＡＮＤゲートＶＵとから回路が構成されてお
り、この比較回路の入力側に評価回路から数４＝工射ｖ
がディジタル符号（１，０，０）の形で加わったときの
み、比較回路の出力側に論理値１が出るようになってい
る。
に全く供給されない。従って１つの集積回路ユニットに
おいて比較的大きな信号連延を伴って評価回路Ｂの出力
信号と基準数とが比較されるのではない。′この実施例
ではむしろ、２つのＮＯＴゲートＶＮ ｌおよびＶＮ
２と１つのＡＮＤゲートＶＵとから回路が構成されてお
り、この比較回路の入力側に評価回路から数４＝工射ｖ
がディジタル符号（１，０，０）の形で加わったときの
み、比較回路の出力側に論理値１が出るようになってい
る。
第１図の復号化回路ｆ ＥＯＬ技術でチップ基板に実際
に構成したとき、この回路は５６０ Ｍｂｉｔ／８のビ
ットレートまで有効に用いることができた。
に構成したとき、この回路は５６０ Ｍｂｉｔ／８のビ
ットレートまで有効に用いることができた。
発明の効果
本発明によｎば、フレーム構造を示すピッドツトを並列
処理することにより、極めて高いビットレートで処理が
行なえる。
処理することにより、極めて高いビットレートで処理が
行なえる。
第１図は本発明の装置の実施例のブロック回路図、第２
図は第１図の回路装置中の比較器の変形実施例のブロッ
ク回路図、第３図は公知の一般的復号化回路の原理図で
ある。 ＳＰＷ・・・直列／並列変換器、■・・・イン・９−タ
、ｐｓｗ・・・並列／直列変換器、Ｂ・・・評価装置、
■・・・１比較器、Ｕ・・・ＡＮＤゲート、ＦＴ・・・
分周器、ＴＡ・・・クロック硫龜回路 ＦＩＧ Ｊ Ｆｉｇ、 ２ 手続補正書（方式） １ 事件の表示 昭和５９年特許願第９１９８４号２、
発明の名称 ｎビット符号からｎ」−１ビット符号に符号化された直
流データ流の復号化方法および装置 ３、補正なする者 事件との関係 特許出願人 名称 ノーメンス・アクチェンゲゼルシャフト４・代理
人 明 細 書 １、発明の名称 ｎビット符号からロ千１ビット符号に符号化された直流
データ流の復号化方法および装置２、特許請求の範囲
図は第１図の回路装置中の比較器の変形実施例のブロッ
ク回路図、第３図は公知の一般的復号化回路の原理図で
ある。 ＳＰＷ・・・直列／並列変換器、■・・・イン・９−タ
、ｐｓｗ・・・並列／直列変換器、Ｂ・・・評価装置、
■・・・１比較器、Ｕ・・・ＡＮＤゲート、ＦＴ・・・
分周器、ＴＡ・・・クロック硫龜回路 ＦＩＧ Ｊ Ｆｉｇ、 ２ 手続補正書（方式） １ 事件の表示 昭和５９年特許願第９１９８４号２、
発明の名称 ｎビット符号からｎ」−１ビット符号に符号化された直
流データ流の復号化方法および装置 ３、補正なする者 事件との関係 特許出願人 名称 ノーメンス・アクチェンゲゼルシャフト４・代理
人 明 細 書 １、発明の名称 ｎビット符号からロ千１ビット符号に符号化された直流
データ流の復号化方法および装置２、特許請求の範囲
Claims (1)
- 【特許請求の範囲】 ｌｙ ｎビット符号から（ｎ＋１）ビット符号に符号化
された、各々ｎ個の信号ビットと１つの符号化ビットと
から成る直列データ流（φ１）を復号化する方法におい
て、フレーム構造ないしフレーム構造を示すピラトラ有
していないメデータ流（φ１）を、許容できないビット
群の発生の有無および頻度について監視し、その際この
許容できないビット群では２２ｉの信号ピットが論理値
１を有する−と同時に符号化ビット（φ１１〕位置に存
在す−るビットがｎ個の信号ピット（φ１２〜φ１８）
の反転気ヲ指示する論理値を有しており、この許容でき
ないビット群がエラー確率を上回って発生した場合、そ
れを復号器の非同期として評価して同期化過程を開始す
ることを特徴とする、ｎビット符号から（ｎ＋１）ビッ
ト符号に符号化された直列データ流の復号化方法。 ２、ｎｋ’ット符号から（ｎ＋１）ビット符号に符号化
された、各々ｎ個の信号ピットと１つの符号化ビットと
から成る直列データ流（φ１〕を復号化する方法を実施
するための装置において、 直列に受信されるデータ流〔φ１〕のピット群が読込み
クロック（Ｔ１）で読込まれて並列ビット群（φ１１〜
φ１８）として並列クロック（□）で送出される直列／
並列ｎ＋１ 変換器（ｓｐｗ ）が設けられておシ、該直列／並列変
換器（ＳＰＷ ）に、符号化ビット（φ１１）の値に依
存して各並列ビット群の並列信号ビット（φ１２〜φ１
８ンの反転を行うか否かが決定されるイン・々−タ（１
）が後置接続されておシ、 該インバータ（工〕から送出される並列ビット詳（φ１
２〜φ１８）を、出力ビット流（φ２〕として出力クロ
ック（Ｔ２＝−ｆｉ＋ｊ ）で直列に送出する並列／直列変換器（ｐｓｗ）が前記
イン・ζ−タ（工〕に後置接続されており、 この並列／直列変換器に、１つの並列信号＋ ＋ ビット群（φ１２〜φ１８）中の論理値１’に有する信
号ビットの数を検出する評価装置（Ｂ）が並列接続され
ており、 る比較器が設けられており・ 両比較値が一致し且つ同時に符号化ビット（φ１１）の
位置に反転を指示するビットが生じた場合に１つのエラ
ー検出・ぞルスを送出するＡＮＤゲート（Ｕ）が設けら
れており、読込みクロック（Ｔｌ）の供給回路中に接続
されたクロック消去回路（ＴＡ）に前記エラー検出ノル
スが供給されると、クロック消失回路（ＴＡ）が前記読
込みクロック（Ｔ１）のうちの１つのクロック・ぞルス
を抑圧するととを特徴とする、ｎビット符号から（ｎ＋
１）ビット符号に符号化された直流データ流の復号化装
置。 ３、ｎビット符号から（ｎ＋１ ）ビット符号に符号化
された、各々ｎ個の信号ビットと１つの符号化ビットと
から成る直列データ流（φ１）を復号化する方法を実施
するための装置において、 直列に受信されるデータ流（φ１）のビット群が読込み
クロック（Ｔ１）で読込まれて並列ビット群（φ１１〜
φ１８）として並列変換器（ｓｐｗ ）が設けられてお
り、該直列／並列変換器（ｓｐｗ ）に、符号化ビット
（φ１１）の値に依存して各並列ピット群の並列信号ビ
ット（φ１２〜φ１８）の反転を行うか否かが決定され
るイン・々−タ（１）が後置接続されており、 ｎφＴ１ （φ２）として出力クロック（Ｔ２＝−；璽−）で直列
に送出する並列／直列変換器（ｐｓｗ）が前記イン・々
−タ（１）に後置接続されており、 ビット群（φ１２〜φ１８）中の論理値１を有する信号
ビットの数を検出する評価装置（Ｂ）が並列接続されて
おり、 る比較器が設けら扛ており、 両比較値が一致し且つ同時に符号化ピット（φ１１）の
位置に反転を指示するビットが生じた場合に１つのエラ
ー検出Ａルスヲ送出するＡＮＤゲー）（Ｕ）が設けられ
ておシ、読込みクロック（Ｔｌ）の供給回路中にクロッ
ク消去回路（ＴＡ）が接続されており、該クロック消去
回路に分周比ｍａｌの分周器（ＦＴ）が前置接続されて
おり、該分周器はｍ 個（Ｄエラー検出ｉＲルスの後に
、つまりｍ回許容できないビット群が発生した後に、前
記クロック消去回路による読込みクロック（Ｔ１）のう
ちの１つのクロック・ξルスの抑圧をトリガすることを
特徴とする、ｎビット符号から（ｎ＋１ ）ビット符号
に符号化された直流データ流の復号化装置。 ４、分周器（ＦＴ）のリセット入力側に分周器を零にセ
ットする消去クロック（Ｔ３）が供給され、その際この
消去クロックの周波数はデータ流（φ１）のエラー確率
と、分周器の分周比−を乗算した読込みクロック〔Ｔ１
〕の周波数との積よシも大きい特許請求の範囲第３項記
載のｎビット符号から（ｎ＋１）ビット符号に符号化さ
れた直流データ流の復号化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3317466.0 | 1983-05-13 | ||
| DE19833317466 DE3317466A1 (de) | 1983-05-13 | 1983-05-13 | Verfahren und anordnung zur decodierung eines nb/(n+1) b-codierten datenstroms |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60100832A true JPS60100832A (ja) | 1985-06-04 |
| JPS6366085B2 JPS6366085B2 (ja) | 1988-12-19 |
Family
ID=6198912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59091984A Granted JPS60100832A (ja) | 1983-05-13 | 1984-05-10 | ｎビット符号からｎ＋１ビット符号に符号化された直流データ流の復合化方法および装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0126384B1 (ja) |
| JP (1) | JPS60100832A (ja) |
| AT (1) | ATE38112T1 (ja) |
| DE (2) | DE3317466A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9008161D0 (en) * | 1990-04-10 | 1990-06-06 | British Telecomm | Data alignment |
| US5412697A (en) * | 1993-01-14 | 1995-05-02 | Apple Computer, Inc. | Delay line separator for data bus |
| DE10033130A1 (de) * | 2000-07-07 | 2002-01-31 | Infineon Technologies Ag | Verfahren und Vorrichtung zur digitalen Codierung binärer Daten mit einem bestimmten Sendesignalspektrum |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162850A (en) * | 1981-03-31 | 1982-10-06 | Fujitsu Ltd | Code error detecting system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3185963A (en) * | 1960-11-25 | 1965-05-25 | Stelma Inc | Synchronizing system having reversible counter means |
| US3241067A (en) * | 1961-04-21 | 1966-03-15 | Bell Telephone Labor Inc | Synchronization of decoder systems based on message wave statistics |
-
1983
- 1983-05-13 DE DE19833317466 patent/DE3317466A1/de not_active Withdrawn
-
1984
- 1984-05-09 DE DE8484105259T patent/DE3474748D1/de not_active Expired
- 1984-05-09 EP EP84105259A patent/EP0126384B1/de not_active Expired
- 1984-05-09 AT AT84105259T patent/ATE38112T1/de not_active IP Right Cessation
- 1984-05-10 JP JP59091984A patent/JPS60100832A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162850A (en) * | 1981-03-31 | 1982-10-06 | Fujitsu Ltd | Code error detecting system |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0126384A3 (en) | 1986-04-16 |
| EP0126384B1 (de) | 1988-10-19 |
| JPS6366085B2 (ja) | 1988-12-19 |
| ATE38112T1 (de) | 1988-11-15 |
| DE3474748D1 (en) | 1988-11-24 |
| DE3317466A1 (de) | 1984-11-15 |
| EP0126384A2 (de) | 1984-11-28 |
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