JPS5991756A - デイジタル伝送の同期方法およびその回路 - Google Patents

デイジタル伝送の同期方法およびその回路

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JPS5991756A
JPS5991756A JP58196247A JP19624783A JPS5991756A JP S5991756 A JPS5991756 A JP S5991756A JP 58196247 A JP58196247 A JP 58196247A JP 19624783 A JP19624783 A JP 19624783A JP S5991756 A JPS5991756 A JP S5991756A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） この発明は、受信した情報を正確にフレーム同期するた
めのディジタル信号列の同期方法（または同期プロトコ
ル：　ｐｒｏｔｏｃｏｌ；通信規約）およびその同期回
路に関する。この目的のため、伝送されたディジタル信
号列は一定長さの再帰性の時間間隔にタイミング良く構
成され、伝送しようとする情報は、バケットと称するブ
ロックに分割され、そのバケットは時間間隔に等しい長
さを持ち、かつデータフィールドとバケット自体を判別
するために使用されるヘッダ（ｂｅａｄｅｒ　：頭部）
を具備して構成される。
（従来技術） 従来の同期式ディジタル伝送の同期方法においては、情
報は、特別なパターンすなわちフレーム配列パターンを
用いて配列されたフレームに形成される。このようなフ
レーム配列パターンは、これを検出した時には、そのフ
レーム配列パターンを同じ場所で周期的に受信すること
が期待される受信装置のオートマトン（ａｕｔｏｍａｔ
ｏｎ＝自動装置）をフレーム同期するために使用される
。実用上は、このフレーム配列パターンは伝送される情
報中に現われてもよく、擬似配列（ａｌ　ｉｇｎｍｅｎ
ｔ　１ｍ１ｔ２ｔｉｏｎ）として是認されるものを形成
する。このような擬似配列の可能性により、フレームの
長さに対するフレーム配列パターンの長さが長くなる程
有効性と信頼性が増大てる同期アルゴリズムが複雑にな
る。
従来のＩ−ＩＤＬＣ手順（ｈｉｇｈ　１ｅｖｅｌ　ｄａ
ｔａ　Ｉ　ｉｎｋ　ｃｏｎｔｒｏｌｐｒｏｃｅｄｕｒｅ
　：ハイレベルデータリンク伝送制御手順）によるディ
ジタル伝送の同期方法は、フラグを使用する。従って、
同期は情報の認識と共に保証される。この方法は、いか
なる時にも情報の流れの中には現われない２進エンテイ
テイ（ｂｉｎａｒｙ　ｅｎｔｉｔｙ）すなわちフラグを
規定イることからなる。パターンの繰返しは、情報の不
存在または２つの異なった情報の流れの間の分離を示す
。■」刊工手順では、フラグは２つの「Ｏ」の間に６つ
のＤ」を持ち、パターンｒ０］ｊｌ１１．１０Ｊを形成
する１バイトからなる。
データフィールドでは６つの連続する「】」の配列は禁
止され、これは符号化の際に５つの連続するＤ」が発生
するたび毎にダミーｒＯＪを挿入することにより行われ
る。
従来の別の同期方法は、コード違反（ｃｏｄｅ　ｖｉｏ
ｌａｔ　１ｏｎ）により動作する。この手順は上述の手
順に組み合わされる。しかし、非情報をフラグで表示す
ることにより情報を非情報から識別する代わりに、その
非情報を具体化するために禁止された伝送コード要素を
使用する。実際に、伝送コードは常に動作条件の欠陥を
検出するための冗長性を含む。これらの冗長性のうちの
いくつかをフラグとし７て用いることもできろ。
（発明の目的） この発明の目的は、例えばｒＯＪビットの挿入などの特
別の処理を必要とせず、従ってこのような挿入などのた
めに情報を記憶する必要なしに、バケット発生器により
供給された形態と同じ形態でビットレベルで、情報を伝
送することのできるディジタル伝送の同期回路を提供す
ることにある。
またこの発明の別の目的は、伝送機能に関してコードが
充ｚトに規定されかつ最適化された既存の伝送チャネル
に利用できるディジタル伝送の同期方法およびその同期
回路を提供することにある。
さらにこの発明の目的は、同期の誤りに対して極めて簡
単に保証でき、伝送媒体の容量を減少させることのない
ディジタル伝送の同期方法およびその同期回路を提供す
るにある。
（発明の構成） この発明のディジタル伝送の同期方法の特徴は、等間隔
かつ再帰性の時間間隔に分割された時分割多重のディジ
タル伝送の同期方法において、情報がこれに関連した明
確なヘッダ（ｈｅａｄｅｒ　：バケットの頭部）によっ
て指定され、１つの時間間隔内に情報が存在しないこと
が、他の個処ではヘッダとしでは使用されない特別のヘ
ッダによって指定され、この特別のヘッダのアドレスの
認識が、その時間間隔の配列の同期のためにも使用され
ることにある。
（実施例） 以下、この発明の実施例を図面を参照して説明する。
第１図において、この発明のディジタル伝送の同期方法
（またはプロトコル：　ｐｒｏｔｏｃｏｌ　　：　通（
ｇ規約）の実施例においては、各時間間隔（ｔｉｍｅｉ
ｎｔｅｒｖａｌ）は］６バイトの一定長さを持つ。非空
白パケソ）　Ａ　、　Ｂ　、　Ｊ）はそれぞれ１つの時
間間隔の全体を占め、１バイトのヘッダ（ｈｅａｄｅｒ
　：パケットの頭部）Ｘ、Ｙ、Ｚと残りの１５バイトの
メツセージ部からなる。非空白バケッ）Ａ、Ｂ、Ｄのヘ
ッダｘ、ｙ、ｚはその非空白バケットＡ、Ｂ、Ｄを判別
’ｆるもので、必然的にこれらのヘッダＸ。
Ｙ、Ｚはゼロではない。従って、ヘッダＸ、Ｙ。
Ｚは２５５個の値をとり得る。ゼロのヘッダは、情報を
全く持たない遊び時間間隔（またはブランクゲート時間
）Ｃ，ｆなわちバケットを伝送しない時間間隔に割り当
てられる。
各バケットが一定の長さであり、かつ再帰性の周期的ゲ
ート時間内で伝送されるので、各バケットの境目を検出
するためにはフラグを使用する必要がなく、一旦パケノ
ト配列が得られれば、極めて簡単な周期的処理回路を用
いるだけで充分である。
上述したフレーミング（ｆｒａｍｉｎｇ　）は、上述し
た遊び時間間隔（またはブランクゲート時間）から、す
なわち情報を含まないゼロのヘッダを持つ時間間隔から
フレーム配列を行なうことにより得られる。この目的の
ため、バケットの容量のわずかな部分、例えば約１係の
範囲が同期（幾能に割り当てられるように、バケットの
多重化は］ＶＣ等しいロードで行なってはならない。第
１図において非空白パケノ）ＢとＤの間の遊び時間間隔
Ｃは、ゼロの１バイトのヘッダに続いて国と（イ）」を
交互にした１２０ビツトを含む。他のいかなるヘッダと
他のいかなる１２０ビツトの配列を用いてもよいが、上
記の配列によれば簡単な構成を用いることかで・きるこ
とが明らかである。
伝送の技術的要求に有利に応えるための、（６）ピント
と１ビツトの数をバランスさせる他の配列としては、遊
び時間間隔の最初のバイトを「１」と（６）を同数にし
て構成することが好ましい。例えば、第」バイトすなわ
ちヘッダなｒｏｏｏｏｎｎＪとし、次に「Ｏ」と「１」
を交互にして〕２０ビツトを続け、すなわち遊び時間間
隔をｒｏｏｏｏｏ、ｕｏｌｏｘｏｚ。
・・・０ＩＯＩＪ　とする。
受信装＠側では、入力端子が伝送ラインに接続された同
期回路により、その伝送ラインを流れる情報を常時監督
することができる。この同期回路は、遊び時間間隔の１
２８の２進ピントに対応する配列がこの同期回路内で検
出されるたび毎に、情報の組織立ったリフレーミングｆ
ｙ　号（ｒｅｆｒａｍ　ｉｎｇｓｉｇｎａｌ　）を送出
する。遊び時間間隔とは別に、再帰（ｒｅｃｕｒｒｅｎ
ｃｅ　）が時間間隔の長さである周期的なカウンタによ
ってのみ、同期が保証される。遊び時間間隔上の組織立
ったリフレーミングは、その遊び時間間隔が１６バイト
を持ちかつ従って統計的な実用上極めて独特のフレーム
同期を構成する限り、可能′である。
注目すべきことは、もし必要であれば、ｒｏｏｏｏｏｏ
ｏｏｌｏｌｏ・・・１０」の遊び時間間隔を使用する場
合に、各パケットに次の８つのヘッダの値、すなわちｒ
ｌｏ］０１０１０Ｊ、ｒｏｌｏｌｏｌｏｌＪ、ｒｏｏ１
０１０］ＯＪ、　ｌ０００１０１０１土ｌ′０ＯＯ０１
０］Ｏ，１ｒＯ００００１０１」「００００００１ｏ」
オよびｒｏｏｏｏｏｏｏｌＪを禁止することにより、い
がなる擬似も防止できる。この場合に、同期用の配列が
２つの連続するパケットにまたがる可能性は全くない。
明らかに、上述の考察は伝送ライン上の伝送誤りを無視
している。別の遊び時間間隔を用いる時には、次のヘッ
ダの値、すなわち「」０１０１０１０」、ｌ０１０１０
１０月、１１０１０１０１」、ｒ１］１０１０３０１、
「１１１１０１０１」、ｌＯ】１１１０１０１，１ＯＯ
１１１」Ｏ】」およびゐ００１１１１（ト）が禁止され
ろ。
第２図は、この発明の同期回路の実施例を示す。
８段のシフトレジスタＢＥの直列入力端子は伝送ライン
Ｉ　ＮＦＯに接続され、シフトレジスタＢＥのクロック
入力端子Ｈは、ビットレートを復原するクロック回路Ｃ
Ｌに接続される。シフトレジスタＲＥの８ビツトの出力
端子は比較器ＣＯＭＰの８つの並列の第１入力端子に接
続され、比較器ＣＯＭＰの８つの第２入力端子にはビッ
ト団に対応する電圧が印加される。
さらに、シフトレジスタＢＥの８つの並列の出力端子の
うちの第１と第２の出力端子が、排他的ＯＲゲートＰ１
の入力端子に接続される。排他的ＯａゲートＰ１の出力
端子は、２つの第１　ＡＮ’ＤゲートＰ３と第２ＡＮＤ
ゲートＰ２の第１入力端子に接続される。
比較器ＣＯＭＰの出力端子は（、ＩＲ，ゲー）Ｐ４の第
１入力端子に接続され、ＯＲゲートＰ４の第２入力端子
は第１　ＡＮＤゲー）Ｐ３の出力端子に接続され、ＯＲ
ゲートＰ４の出力端子はＤ型フリソプフロンプ］）ＢＬ
の入力端子りに接続される。Ｄ型フリップフロ、プＤＢ
Ｌのクロック入力端子Ｈはクロック回路ＣＬＫ接続され
、その出力端子Ｑは第１　ＡＮＤゲートＰ３の第２入力
端子に、そのリセット入力端子Ｒは第１カウンタＣＴＩ
の出力端子ＣＹに、それぞれ接続される。
第１カウンタＣＴＩは７ビントのカウンタで、そのクロ
ック入力端子Ｈはクロック回路ＣＬに、その制御信号入
力端子Ｅｎは第１　ＡＮＤゲー）Ｐ３の出力端子に、そ
れぞれ接続される。入力Ｅｎがローレベルの時は、第１
カウンタＣＴ１はカウンタ「８」でセットされる。カウ
ント出力１２７に対応する第１カウンタＣＴ１の出力端
子ＣＹは、第２　ＡＮＤゲートＰ２の第２入力端子にも
接続され、この第２ＡＮＤゲートＰ２の出力端子は、第
２カウンタＣＴ２の初期設定信号入力端子ＳＹＮに接続
される。
第２カウンタＣＴ２は８ビツトカウンタで、そのクロッ
ク入力端子Ｈはクロック回路ＣＬに接続される。第２カ
ウンタＣＴ２の初期設定信号入力ＳＹＮがハイレベルの
時、第２カウンタＣＴ２はリセットされる。
第３図ａは、クロック回’）ｅ４　ＣＬから送出される
１　信号の連続する立上り端を示す。
ｉ　３　図ｂ　ハ、１２８ビツトの遊び時間間隔（また
はブランクゲート時間）を受信したシフトレジスタＩＩ
（、Ｅの第１出力端子の信号の状態を示す。注目すべき
ことは、遊び時間間隔の最初の８ビツトが１　　ｒｏｊ
であるので、第３図すの信号は最初はローレベルを保つ
。次に信号は、遊び時間間隔のビットがピントスロット
９かもピントスロット１２８に進むに従って、ローレベ
ルから７１イレベルへかつその逆に周期的かつ交互に変
化する。
２１　　第３図Ｃは、排他的ＯＲゲートＰ１の出力信号
の状態を示す。注目すべきことは、ヘッダがゼロであり
、従ってヒツトスロット８の終端で認識されているので
、ビットスロット２−８の間はソノ出力信号がローレベ
ルであることである。
第３図ｅは、比較器ＣＯＭＰの出力信号の状態を示す。
注目すべきことは、この出力信号はビットスロット９か
らヒツトスロット１２８マでの間口−レベルを保つこと
である。
第３図ｆは、Ｄ型フリノプフロンプＤＩ３Ｌの出方信号
Ｑの状態を示す。この出刃信号Ｑはビットスロット９か
らピントスロット１２７ｉでハイレベルであり、次いで
ビットスロット」２８の始めでローレベルに変わること
がわかる。
第３図ｇは、第１カウンタＣＴ１のカウント状態を示し
、第１カウンタＣＴＩはビットスロット９と１０の間の
遷移部分で８から９にインクリメントされ、次いで１２
７に達するまでインクリメントされる。
第３図りは、第１カウンタＣＴＩの出力信号ＣＹの状態
を示し、この出力信矢゛Ｃｙは通常はｏ−レベルテ、ヒ
ツトスロット１２８の間はハイレベルに変わる。
第３図１は、第２ＡＮ］）ゲートＰ２の出方信号の状態
を示し、この出力信号は、遊び時間間隔が受信された時
の、第１カウンタＣＴ１の出力ＣＹの状態に一致するこ
とがわかる。
第３図ｊは、１８２による割算器である第２カウンタＣ
Ｔ２のカウント状態を示し、この第２カウンタＣＴ２は
第２ＡＮＤゲートＰ２の出方信号の立下り端によりセッ
トされる。
シフトレジスタＲＥは、印加された直列ピント列がビッ
トレートでシフトされるバイトの形で出力端子から送出
されることを保証する。比較器ＣＯＭＰは、シフトレジ
スタＲＥがら供給される並列のバイトと、８つのゼロピ
ットの配列とを比較する。比較が正の時には、比較器Ｃ
ＯＭＰは第３図ｅに示すように、期待された遊び時間間
隔のヘッダが存在することを示すハイレベルのパルスを
送出する。比較器ＣＯＭＰから送出されたパルスは、Ｏ
ＲゲートＰ４を介して遊び時間間隔を検出するＤ型フリ
、プフロップＤＥＬを制御し、Ｄ型フ１ノツプフロップ
］）ＢＬは「１」にセットされる。従って、Ｄ型フ１ｊ
ノブフロップＤＢＬの出力端子Ｑに接続される第１ＡＮ
Ｄゲー）Ｐ３の入力が、９番口のヒツトスロットのＩＢ
Ｊにハイレベルに変わる。
他方、８番口のビットスロットまでは、排他的（、ｌ　
ＲゲートＰ１の出力は、その入力が「φ」であるのでロ
ーレベルである。受信信号の９番目のヒツトスロットの
始めの最初の遷移部分で、排他的○几ゲー）ＰＩのＷ、
力がハイレベルに変わる。従って、この時点で２つの入
力がハイレベルである１ｌＡＮＤゲートＰ３が、第３図
ｇに示すように、それまで「８」に固定されていた第１
カウンタＣＴＩにカウントゲート信号を供給する。
他方、第１．ＡＮＤゲー）Ｐ３の出力信号はＯＲゲート
Ｐ４の第２入力端子に供給される。従って、第３図ｅに
示すように、比較器ＣＯＭＰの出力がピントスロット９
でローレベルに戻ると、第３図ｄに示すように、排他的
ＯＲゲー）ＰＩの出力がハイレベルである限り、Ｄ型フ
リップフロップＤＥＬの入力りがハイレベルを保つ。
第３図ｄに示すように、排他的ＯＲゲー）ＰＩの出力が
１１９個のクロック周期の間「】」を保つと、第１カウ
ンタＣＴＩはいかなる時にもリセットされずに、カウン
ト１２７に達するまでインクリメントされ、カラン）ｊ
２７に達した時点で、第３図１に示すように、第１カウ
ンタＣＴＩは出力端子ＣＹから１つのパルスを送出する
。
排他的０１１（、ゲー）ＰＬの出力が１２８番口のビッ
トスロットで・常に「Ｕである場合は、出力信号ＣＹは
第２ＡＮＤゲートＰ２に供給され、この第２　ＡＮＤゲ
ートＰ２の出力信号は第２カウンタＣＴ２をリセットし
、第３図ｊＫ示すように、第２カウンタＣＴ２は再びＯ
からカウントを開始する。他方、出力信号ＣＹはＤ型フ
リップフロップＤＢＬをリセットして、１ｌＡＮＤゲー
トＰ３の出力がローレベルに変わり、このため第１カウ
ンタＣＴＩが「８」　でリセットされ、Ｄ型フリップフ
ロップＤＢＬの入力端子りにｍ」が供給される。
実用的には、第２ＡＮＤゲー）Ｐ２の出力信号は、第２
カウンタＣＴ２の並列ロードに作用し、かつ受信ライン
の時間間隔上のカウント段階をフレーミングする、同期
信号ＳＹＮとして使用される。このフレーミングは、別
の遊び時間間隔が受信されるまで、組織立ってかつ周期
的に続（。
受信されたメソセージの２つの連続するビットが、１２
８番目のビット時間の前に同じ値を持つ場合は、排他的
ＯＲ，ゲートＰ１の出力は第１　ＡＮＤゲ−ｌ−Ｐ　３
の出力と共にローレベルになり、第１カウンタＣＴＩは
直ちに「８」にリセツトされてロックされる。
（発明の効果） この発明の一定長さのバケットに分割された情報の同期
式ディジタル伝送の同期方法は、従来の方法に比べて多
くの効果を有する。
情報は、バケット発生器により供給された形態と同じ形
態でビットレベルで、例えばＨＤＬＣ手順におけるｍ」
の挿入などの特別な処理を施す必要なしに、伝送される
。従って、Ｎの挿入などのために情報を記憶する必要が
ない。
従来のコード違反方法も同じ効果を有する。しかし、こ
のコード違反方法を何も無い地域に創設するローカル通
信網に使用する場合には、遠隔通信網において実用上常
に遭遇するような、伝送機能に関してコードが充分に規
定されかつ最適化された既存の伝送チャネルを利用する
時には、極めて適用しにくい。
この発明の方法は、同期の誤りに対して極めて簡単に保
証される。そこでこの発明の方法は、情報に同期信号を
付加しても、この同期信号が正確に情報の不存在を意味
するので、伝送媒体の容量を減少させることがない。
【図面の簡単な説明】
第１図は、この発明により伝送されるパケット列を示す
タイムチャート、第２図はこの発明のディジタル伝送の
同期方法を具体化する同期回路のブロック図、第３図ａ
ないしＪは第２図の同期回路の種々の点における信号の
波形図である。 Ａ、Ｂ、Ｄ・・・非空白バケット、　Ｃ・・・遊び時間
間隔、Ｘ、Ｙ、Ｚ・・ヘッダ、　　　　ＣＬ・・・クロ
ンク回路、ＣＯＭＰ・・・比較器、　　　　ＣＴ１・・
・第１カウンタ、ｃＴ２１１．第２カウンタ、　　　Ｄ
ＢＬ・・・Ｄ型フリップフロップ、Ｉ　ＮＦＯ・・・伝
送ライン、　　Ｐｌ・・・排他的ＯＲゲート、Ｐ２−１
．第２ＡＮＤゲート、Ｐ３・・・第１．　ＡＮＤゲート
、ｐ　４．、、、　ＯＲ，ゲート、　　　ＢＥ・・・シ
フトレジスタ。 特許出願人 ミケル　セルベル アレン　トーマス 特許出願代理人 弁理士　山本恵− 手続補正歯（自発） 昭和５８年１１月２１日 特許庁長官　　若　杉　和　夫　殿 １、事件の表示 昭和５８年　特許願　第１９６２４７号２、発明の名称 ディジタル伝送の同期方法およびその回路３、補正をす
る者 事件との関係　　特許出願人 氏　名　　　　　ミケル　セルベル　　（＃Ｊ１名）４
、代理人 〒１０５ 住　所　　東京都港区西新橋１丁目５番１２号図面 ６、補正の内容 別紙のとおり正式図面を提出する。 以上

Claims (9)

    【特許請求の範囲】
  1. （１）等間隔かつ再帰性の時間間隔に分割された時分割
    多重のディジクル伝送の同期方法において、伝送しよう
    とする情報がパケットに分割され、各パケッｈ　（Ａ、
    Ｂまたは］））が１つの時間間隔を占めると共に、一定
    長さのヘッダ（Ｘ、ＹまたはＺ）と該ヘッダに続（デー
    タフィールドを持ち、バグノドを搬送しない各遊び時間
    間隔内で、長さが１つのバケットのヘッダに等しくかつ
    ヘッダとしては使用できない時間間隔同期信号が伝送さ
    れ、該遊び時間間隔の残余の部分に信号のシーケンスが
    充填されることを特徴とするディジクル伝送の同期方法
    。
  2. （２）各遊び時間間隔内の時間間隔同期信号に続く部分
    が予め決められたビットのシーケンスである特許請求の
    範囲第１項記載のディジタル伝送の同期方法。
  3. （３）ディジタル多重の同期ノ；ターンが遊び時間間隔
    に固有の配列で構成される特許請求の範囲第２項記載の
    ディジタル伝送の同期方法。
  4. （４）時間間隔同期信号が同のシーケンスであり、次に
    続く予め定められたシーケンスがｒ（ＪＪ　と「］」を
    交互に含む特許請求の範囲第２項または第３項記載のデ
    ィジタル伝送の同期方法。
  5. （５）時間間隔４同期信号がシーケンス匝ｏｏｏｘ　］
    　１１ｊであり、次に続く予め定められたシーケンスが
    団と「］」を交互に含む特許請求の範囲第２項または第
    ３項記載のディジタル伝送の同期方法。
  6. （６）各時間間隔の長さが１６ノクイト、かつヘッダの
    長さが１バイトである特許請求の範囲第１項ないし第５
    項のいずれかに記載のディジタル伝送の同期方法。
  7. （７）ヘッダの８つのコードｒ１０１０１０１０１　、
    卯０１０１０１．ｌ、１″００１０１０１０」、ｒｏｏ
    ｏｌｏｌｏ、１ＪＪＯＯＯＯ１ｏ］ｃｌｌ、　ｒｏｏｏ
    ｏｏｌｏｌＪ、乃０００００１０ｊおよびｒｏｏｏｏｏ
    ｏｏＩＪが禁止される特許請求の範囲第４項または第５
    項記載のディジタル伝送の同期方法。
  8. （８）ヘッダの８つのコード「１０１０］０１０Ｉ、ｌ
    ０ｊＯ１０１０１１、ｒｏｏｏｌ、１１　］、ＯＪ、ｒ
    ｏｏ］ｕ１．ｏ」」、（１）１１１１０１０ｊ、　［１
    ］、］］０］−０１、［１］１０１０］Ｏｊおよびｒｌ
    、ｌｏ］、ｏ］ｏｌｊが禁止される特許請求の範囲第５
    項または第６項記載のディジタル伝送の同期方法。
  9. （９）８段階のシフトレジスタ（Ｉ（Ｅ　）が、ディジ
    タル列の伝送ライン（ｉＮＦｏ）に接続される直列の入
    力端子と、比較器（Ｃ０ＮＩＰ　）の第１入力端子に接
    続される並列の８つの出力端子を持ち、該比較器（ＣＯ
    ｉ’ｖｉＰ　）の第２入力端子が２進状態「Ｏ」であり
    かつ出力端子がＯＲ，ゲート（Ｐ４．）の第１入力端子
    に接続され、該ＯＲゲート（Ｐ４）の出力端子がＤ型フ
    リップフロップ（ＤＢＬ）の入力端子りに接続され、該
    １〕型フリツプフロツプの出力端子Ｑが第１　ＡＮＤノ ゲート（Ｐ３）の第１入力端子に接続され、前記シフト
    レジスタ（Ｉ（、Ｅ　）の最初の２つの並列の出力端子
    が排他的ＯＲゲー）（ＰＩ）の２つの入力端子にそれぞ
    れ接続され、該排他的０几ゲー）（Ｐｉ）の出力端子が
    、前記第１ＡＮＤゲート（Ｐ３）の第２入力端子に接続
    されると共に、第２ＡＮＤゲー）（Ｐ２）の第１入力端
    子に接続され、前記第１ＡＮＤゲート（Ｐ３）の出力端
    子が、前記ＯＲゲー）（Ｐ４）の第２入力端子に接続さ
    れると共に、第１カウンタ（ＣＴＣ，）の制御信号入力
    端子Ｅ。に接続され、該第１カウンタ（ＣＴＩ）の出力
    端子ＣＹが、前記り型フリップフロップ（ＤＢＬ）のリ
    セット入力端子Ｒに接続されると共に、前記第２ＡＮＤ
    ゲー）（Ｐ２）の第２入力端子に接続され、該第２ＡＮ
    Ｄゲー）　（Ｐ２）の出力端子が、時間間隔に等しい周
    期を持つ周期的な第２カウンタ（ＣＴ２）の初期設定入
    力端子ＳＹＮに接続すれ、前記シフトレジスタ（Ｉ（、
    Ｅ）と前記り型フリップフロップ（ＤＢＬ　）と前記第
    １カウ、り（ＣＴＩ）と前記第２カウンタ（ＣＴ２）の
    各クロック入力端子がクロック回路（ＣＬ）の出力端子
    に接続される特許請求の範囲第４項または第６項に記載
    のディジクル伝送の同期方法を実現する同期回路。
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