JPS5990125A - マルチプル冗長クロツクシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、それぞれが２値信号に対する各クロック出力
を有するｎ　ｖａ（ｎ≧４）の相互同期クロックと、各
クロックのクロック信号を他のクロックのそれぞれに対
して供給する相互接続回路網とを具え、各クロックが発
振器回路と逸脱決定装置１゛とを有し、この逸脱決定装
置の入力端子に前記発振器回路を相互接続部を経て接続
し、前記逸脱決定装置が他のクロックのクロック信号を
受信する他の入力端子を有するマルチプル冗しクロツク
システムに関するものである。

この種のクロックシステムは、Ｔ、　Ｂａ５ｉｌ　Ｓｍ
１−ｔｈ等の米国特許第４，２８９，９８２号明細書に
より既知であり、この内容は本明細書中にも参考として
採り入れている。このようなりロックシステムは、たと
えば、同期して動作しなけれｉコならなし１多数の局よ
り成るデジタル装置や、各プロセッサが自身のクロック
を具えるマルチプロセッサ・コンピュータ・システムに
おいて用いられてし）る。

ｎ個のプロセッサは、ｎより小さな個数、たとλ−ば（
ｎ　−Ｌ　）　ｌ１ｉＩ１１の正確に動作するプロセッ
サ【二対しても正確に動作するシステムが得られるよう
Ｇこシステム冗長性を与えている。また、このようなり
ロックシステムに対しても他の応用が考えられる。この
既知のクロックシステムの目的は、クロックシステムの
一方のクロックが互いに同期状態を続けているときに、
クロックシステムの他方の非同期状態を指示することに
ある。

システムに自己同期および誤り許容能力を与えるために
、発振器回路の実際の状態と逸脱決定装置との間にフィ
ードバックを形成するようにした自己同期マルチプル・
クロックシステムを提供することにある。このクロンク
シテムは、まず第１に、多数のクロック間で相互同期状
態を保持しようとするものである。

この目的は、本発明によれば次のようにして達成される
。すなわち、各クロックが前記相互接続部の一部として
２状態除算回路を具え、この２状態除算回路は、前記局
部発振器回路の同期信号の制御の下で、循環列の切換点
でその都度ｇＪ換えられ、かつ、各状態でその出力端子
に６自身゛′のクロック信号の関連信号値を連続的に出
力し、前記逸脱決定装置が、他のクロックから受信され
且つ自身のクロックは号から逸脱しているクロック信号
の数を、多くとも１／２（ｎ−１）に等しい許容上限と
比較して、大きい数の場合に、切換点の直後に続く第１
期間内に減速信号を発生し、切換点の直前に先行する第
２期間内に加速信号全発生して、前記発振器回路の周波
数を再曹整する。

等詩的とは、第１斐素の特徴的現象（この場合には、除
算回路の状態変化）が、第２要素（この場合には、発振
器回路）のサイクルの同一時点に常に発生する関係パタ
ンを意味するものと即解すべきである。したがって、除
算回路を、発振器回路の同一箇所に、場合によっては他
の箇所にも設けることができる。第り期間および第２期
間の持続期間を同一にすることができるが、これらを異
ならせることもできる。したがって、値ｎ＝４に対して
は許容上限は［であり、値ｎ＝５に対しては上限は１ま
たは２に等しく、ｎの大きな値に対し同様なことがいえ
る。システムは、また、多くの場合、誤り許容能力を有
している。すなわち、一定数のクロックは、ステップか
ら完全に逸脱することができ、無視することができる。

現在の技術状態に対する明確な差異および利点について
以下に説明する。

前記上限を、多くともＬ／３（ｎ−１）に等しくするの
が好適である。ｎ−４１に対しては、許容上限は１に等
しく、同□□□にｎ＝５に対しては６に等しｌ／モｎ＝
７に対しては、許容上限は２に等しい。このより厳しい
螢求は、誤りクロックのクツツク上限を超えない多数の
クロック回路に限定される実際的なすべての生じ得る誤
り状態（誤りクロックのクロック信号のための出力ライ
ンの中断を特に也む）に対する保護を与えることがわか
った。

前記第１期間の終りを、前記第２期間の初めに連続させ
るのが好適である。その結果、簡単な構造および迅速な
同期が得られる（同期に対する大きな”引入れ″範囲に
よって）。

前記第り期間と直後に続く前記第２期間との間に第ａ期
間を設け、前記上限が他のクロックのために超えられる
ときに前記第８期間内にエラー信号を発生するエラー検
出回路をクロック内に設けるのが好適である。スイッチ
・オン現象が終了した後、このようなエラー信号は、関
連するクロック回路がステップから逸脱して、誤りの可
能性が・あることを明瞭に示すＯ 前記エラー信号の制御の下で、誤りと思われるクロック
を不作動にする不作動制御要素を設けるのが好適である
。したがって、誤りクロック回路は、不作動となって、
前記スイッチ・オン現象が終了した状態になることがで
きる。

前記除算回路を、前記発振器回路の周期と同期して制御
されるＬ／２　　除算器とするのが好適である。これに
より、簡単な実施が与えられる。

好適な実施例では、ｎｉｌ記発振器回路が、排他的ＯＲ
ゲートとローパスフィルタと発振器とを含む回路ループ
を具え、前記除算回路を、前記発振器の出力端子に接続
し、前記逸脱決定装置の出力端子を前記排他的ＯＲゲー
トの入力端子に接続して、前記上限を超えたときには、
前記第【期間中に第１論理値を、前記第２期間中に第２
論理値を供給し、前記上限値を超えないときには、前記
第１期間中に第２論理値を、前記第２期間中に第１論理
値を供給するようにしている。したがって、簡単な実施
が可能であり、標準的な要素を用しすることかできる。

他の実施例における前記発振器回路は、発振器とカウン
タとを具え、このカウンタを前記発振器に接続し、カウ
ント開始状態から最大カウント状態へカウントし、前記
逸脱決定装置の出力信号のｒｌｔｌ　ＤＩＩの下で、低
カウントの場合に保持信号を、高カウントの場合に加速
信号を形成する論理回路を設けている。これは完全なデ
ジタル的解決方法であり、任意の調整精度を達成するこ
とができる。

前記加速「信号が最大カウント信号をエミュレー）　（
ｅｍｕｌａｔｅ）するのが好適である。その結果、加速
された自己同期が得られる。

ｎ＝４に対して、前記逸脱決定装置が、他のクロックの
クロック信号のための多数決装置と、この多数決装置の
出力信号および前記６自身”のクロック信号を受信する
比較装置とを具えるのが好適である。その結果、簡単な
実施が得られ、さらに、クロックのこの数は多くの場合
’ｔＲ足すヘキモのである。

本発明は、また、前述した種類のマルチプル冗長クロン
クシステムに用いるクロック回路に関するものであり、
この回路は、外部的に形成されたり四フク信号を受信す
る（ｎｉｌ）個の外部接続部と、発振器回路と、除算回
路と、逸脱決定装置とを具えている。このようなりロッ
ク回路は、必要ならば、ｎおよび前記上限を調整するこ
とのできる興味あるモジュールを形成する。

本発明は、また、マルチプロセッサ・コンピュータ・シ
ステムに関するものであり、このシステムは、ｎ個のコ
ンピュータ・モジュールを具え、各コンピュータ拳モジ
ュールはクロック回路を有し、ｎｆｆ１のクロック回路
が共にマルチプル冗長クロンクシステムを形成し、各コ
ンピュータ・モジュールが、データワードを処理するた
めのプロセッサ・モジュールと、データワードからコー
ド記号を形成してデータワードから形成されたｎ個のコ
ード記号が単一記号エラー補正コードのコードワードを
形成するために前記プロセッサ・モジュールに接続され
た再生（ｒｅｄｕｃｉｎｇ）　、エンコーダと、１つの
データワード当りＬつのコード記号を記憶するために前
記再生エンコニダに接続されたメモリ・モジュールと、
データワード再生モジュールとを具え、すべてのコンピ
ュータ・モジュールの前記データワード再生モジュール
を、第２相互接続回路網によって関連するコンピュータ
・モジュ・−ルに接続して、コードワードの関連フード
記号を受信し、この関連コード記号から、関連コンピュ
ータ・モジュールのプロセッサ・モジュールへ与えるデ
ータワードを再生し、多数のデータ処理１１Ｊ　炸ヲク
ロックシステムによって同期させている。

このクロックシステムを有さないこの種のコンピュータ
・システムは、本願人によるオランダ国特許出願第７９
０９１７８号（特開昭５６−９７１６８号）明細書に部
分的にすでに開示されている。

このように、クロンクシステムは冗長にされるので、こ
のシステムは、クロック・セクションの誤りや、モジュ
ールの数が誤り許容範囲容量の上限を瑣えない限り、多
数のモジュールのデータ処理セクションの誤りを処理す
ることができる。

マルチプロセフザ・コンピュータ・システムの説皿 第１図は、マルチプル冗長クロックシステムを具えるマ
ルヂプ四セッサ・コンピュータ・システムの簡単なブロ
ック図である。このコンピュータ・システムは、４つの
フンピユータ・モジュール出力している。各コンピュー
タ・モジュール（ま、プロセッサ・モジュールと、それ
自身のクロ゛７りと、データワード再生モジュールとを
有してｌ／入る。４個のプロセッサ・モジュール２００
〜２０６カ（設けられている。各クロック２２０〜ｚ２
６％’；！、また、すべての他のクロックに、した力（
つて（也のプロセッサ・モジュールに間接的にクロック
信号を供給する。各プロセッサ・モジュール出力（ま、
その出力データを、データワード再生装置を共（こＪ形
成する４つのすべてのデータワード再生モジュール２１
０〜２【６に出力する。各データワード再生モジュール
においては、発生したデータエラーを、検出およびまた
は補正することができる。すなわち、正しいデータが、
データ処理カダ行われる関連プロセッサに供給される。

多数のモジュールニ分割されたコンピュータ・システム
をよ、本願人による欧州特許出願第ｏｏａｔｔｓａ　　
Ａ８号（特開昭５６−９７１５８号）明細ＩＮこすでに
開示されている。この欧州特許出願によれ（マ、コード
記号（ｃｏｃｌｅ　ｓｙｍｂｏｌｓ）より成るコードワ
ード（ま、データ記号より成るデータワードに蟇づいて
形成されている。エンコーディングされた後、各コンピ
ュータ・モジュールは、コードワードの一部、たとえば
Ｌつのフード記号だけを処理する。この動作は、コード
記号の読取動作および再生が後続する、たとえばメモリ
記憶に関係している。演算動作のために全データワード
を再生するためには、すべてのコード記号を、すべての
コンピュータ・モジュールに供給している。たと文は１
つのフンピユータ・モジュールが完全に故障（誤り）で
ある場合でも、動作を正確に実行できることがわかって
いる。このようなシステムは、マスタクロックによって
同期することができる。第１図に示すｕ／７戊では、種
々のコンピュータ・モジュールにおける種々の動作は、
クロック２２０　Ｎ２２Ｂより成るクロ、ツクシステム
によって同期される。データワード再生モジュールの動
作を、このようにして同期させることもできるが、こｎ
については図示していない。コンピュータ・モジュール
のｌ気たとえばブロック２０２，２１２，２２２を具え
るモジュールが故障（データまたはクロックに関し）し
ても、他の８つのモジュールは、普通に動作し続けるこ
とができる。前記欧州特許出願第０ｏａｔｔｓａ　　Ａ
８号明細書によれば、システムは、単一の非冗長プロセ
ッサ（用いられる専門用語では、この非冗長プロセッサ
はまたフォアグランド・メモリを具えており、バンクグ
ラウンド・メモリおよび他の周辺装置はここでは考慮し
ない）に比べて、演算論理ユニツ）　（ＡＬＵ　）にお
ける４倍の処理容量のために、メモリにおける２倍の記
憶容量を必要とする。同様に、他のマルチプルデータ処
理システム（たとえば、通信システム、ワード処理シス
テム等）は、また、このようなマルチプル冗長クロック
システムを具えることができる。

本　明の好適な　施例 第２図は、本発明に基づく４つの単一クロックのための
自己同期クロックシステムを示す。接続されているり四
ツクの数は、任意に大きくすることができ、冗長度を増
大させることもできる。第Ｌの単一クロックを、ブロッ
ク１２２に詳細に示す。このクロックは、会費な動作周
波数よりもたとえば２０〜１００倍高い周波数分有する
内部発振器によって駆動される。前記必要な動作周波数
は、要素ｔｔｅと一緒に分周器として動作するカウンタ
ＬＯ８によって形成される。この発振器周波数は、非常
に厳しい束縛を受けない。発振器はたとえば、外部Ｒｅ
回路網によって調整される発振器とすることができる。

この発振器は、奇数クロックパルスφｌと偶数クロック
パルスφ２とを交互に供給して、論理回路１０６，１１
４およびランチ回路ｔｏｏ、ｔｏ＋、ｔｔｓ、ｔｚｏと
の動作を同期させる。関連するクロック信号を単一クロ
ック信号のそれぞれ正の縁部および負の縁部によって形
成することもできる。

各クロックユニット１２２，１２４，１３０゜１８６は
、それぞれ関連するトグル・フリップフロップｔｚ、ｔ
２ｓ、ｔａ４．ｔ＋ｏによって外部クロック信号を発生
する。クロックユニット【２２は、クロックユニット１
２４，１．１０゜１３６の外部クロック信号を、マルチ
プル・ラッチ回路【００において受信する。他のクロッ
クユニットは、対応するマルチプル・ラッチ回路１２６
゜１３２．１３８を具えている。この場合、５ビツトカ
ウンタとして形成されるカウンタ１０８は、ＡＮＤゲー
ト［０６が導通するので、ランチ回路［Ｏ４および［２
０の両方が６Ｌ″を含む状態にされるクロックパルスφ
［をカウントする。この点に関しては、カウンタ１０８
、多数決回路［０２およびトグル・フリップフロップ［
［６の動作が基づいている論即関係を示す第８図および
第４図を参照する。第８図に対して、任意の数のクロッ
クユニットが存在するものと仮定する。カウンタ［０８
が（未だ）最大カウントに退していない、すなわちｐ＜
Ｎならば、ラッチ回路［２０は、偶数クロックパルスの
制御の下で記憶される論理”′ｌ″を受信する。カウン
タ［０８がその最大カウントに達すると、ランチ回路１
２０は、記憶するために論理″０”を受信する。しかし
、その場合、論理回路１１２はランチ回路ｔｔｓにｅ＋
Ｌｌｌを供給する。このＩＴ　Ｉ　＋＋は、偶数クロッ
クパルスの１ｌｉｌＪ　＆ｖＩの下で記憶される。次の
奇数クロックパルスの制御の下では、ＡＮＤゲート１１
４は゛１″全出力する。その結果、カウンタ［Ｏ８はそ
の開始状腰にリセットされ、トグル・フリップフロップ
ｔｔａの状態が変化する。このとき、ライン［［７上の
６自身（ｏｗｎ）”のクロックは号の値が鎚化する。

クロツクユニッ）　１２２からの外部信号と異なる外部
信号を供給する他のクロックユニットの数が極端に大き
くないならば、ランチ回路ｔＯ４はａ　Ｌ　＋＋を受は
する。冗長度またはエラー許容範囲度Ｆに対して、この
ことは多くともＦの他のクロック回路が、”自身”のク
ロックから逸脱している［信号を供給できることを意味
している。極端に高いは軸性に対しては、特にデジタル
要素が専ら用いられる場合には（第２図および第６図に
おいて）、クロックユニットの数ｎは、８Ｆ＋Ｌよりも
大きいか、あるいは３Ｆ＋１に等しくなければならない
。通常ｎ≧２Ｆ＋［で与えられるような小さな数のクロ
ック回路は、位相ロックループを含む第５図に示す解決
方法に対して特に十分である０“自身′″のクロックか
ら逸脱した信号の数の検出は、論理回路１０２において
行われる。両以ラッチ回路１０４および１２０が、＋＋
　ｌ　ｕを記憶すると（偶数クロックパルスの制御の下
で）、この状態が終了するまでＡＮＤゲート［０６は奇
数クロックパルスを導通させる。したがって、カウンタ
１０Ｂはその都度その最大カウントに達し、続いて零に
リセットされる。リングカウンタの場合、リセツティン
グは不必映となる。したがって、第３図の第２行が実行
される。

論理回路１０２の出力を、論理回路［［２にも供給する
。回路［０２が０″を出力すると（非常に多くの他のク
ロックは逸脱している）、ゲート［０６が続いて阻止さ
れる。しかし、論理回路１１２は、第３図の第り行と第
８行の最初の部分６または”までを実行する。ラインｔ
ｔａ上の信号が、カウンタ［０８が低カウント状態にあ
る（ｐ＜ｍ＋たとえばＩ）＜Ｎ／２）ことを示すと、何
も起らず、したがってカウンタ１ｏ８のインクリメント
は阻止される（第８図の第り行）。ライン１［８上の信
号が、カウンタ１ｏ８が高カウント状態にある（たとえ
ば、ｐ≧Ｎ／２）を示すと、このカウンタＬ０８の最大
カウント状態は、直接にエミュレート（ｅｍｕｌａｔｅ
　）される（第８図の第３行の最初の部分）。第３図に
おける表示ｄＯおよびＯｄはこの手順が周期的に繰返さ
れることを示し、ブロックは式の変更を示し、ＭｊｌＡ
ＮＤ機能は論［１１ＯＲ１９）７目に対して優先性を有
している。前述した４倍システムでは、クロックユニッ
トのＬつは任意の同期状態を有することができる。この
場合、自己同期が幇に発生するｄこれは、この１つの逸
脱クロックユニットの出方信号にもがかわらず、良好に
保持される。特に、次の状態が与えられる。

ａ）逸脱クロックユニットは、多数のラッチ回路１００
、Ｌ２６．Ｌ１２，１８Ｂによって異なって記憶される
（いくつかは′０″として、いくつかは６１′として）
スタティック信号を出方する。

ｂ）任意のノイズ信号が逸脱クロックユニットの信号に
重畳されるため、このクロックユニットのカウンタをい
かなる瞬時においても任意の状態とすることができる。

図中、６高″および′１低″″カウント状態に対して同
じ区間が選ばれるが、この区間は同じである必要はない
。これら区間を第３の区間によって分離することもでき
る。たとλば、第１行における状態が１）＜Ｎ／４であ
り、第３行における状態がｐ≧８Ｎ／４であり、次のよ
うな追加の行が挿入される。

口Ｄ（Ｓ））ＦおよびＮ／４≦ｐ（ａＮ／４→エラーし
たがってこの場合、誤り指示が発生する。たとえば、こ
の誤り指示に対して追加の制限を与えることができる。

すなわち、その瞬時に動作６スキツプ（ｓｋｉｌ））　
”が実行されるまで、一定期間前に開始が行われていな
ければならない。この期間は、信号エラーを供給する働
きをするＡＮＤゲートを阻止する単安定素子によって簡
単に定められる。カウント状況の状態は、デコーダによ
ってデフードされる。はりエラーは、６クリアモード”
を制御することができる。この１クリアモードの間には
、関連するコンピュータ・モジュール（第１１ｆｆｌ）
の出カ圓号１り四ンク”および“データ″は、仙のコン
ピュータ・モジュールによって無視される。他のモジュ
ールからの逸脱信号を検出する各モジュールは、前記他
のモジュールを故障として取扱う。これは、検出モジュ
ールから故障モジュールのクロック信号を分離して、こ
のクロックは号を自身のクロックのクロック信号と置換
えるスイッチ（簡単にするため図示していない）によっ
て行うことができる。配り補正フードのいかなる変更も
、オランダ国特許出願第８１０４３４２＠（特開昭５８
−１２７２５２号）明細書に記載されているように行う
ことができる。この場合、°゛高インピーダンスによっ
て終端された値を有する入力信号は、これら信号が無視
されるようにデータワード再生モジュールにおいてＩｔ
　ＯＩＩとして取扱われる。あるいは、このようなスイ
ッチ・オフｍ　ｈｈを省略することができるが、この場
合には、データワード再生モジュールにおけるデコーデ
ィングを選択的に制御する。

第４図の式は、第８図の式に相当しているが、特°に、
４つの協働クロックを含む状態に対して作用する。ＩＩ
　Ｓ”は、”自身″のクロック信号を表わしている。Ｉ
Ｉ　Ｖ　ＩＩは、他のクロック信号の多数を表わしてい
る。その他に関しては、第８図および第４図は一致して
いる。

第５図は、いわゆる位相ロンクル−プ（ＰＬＬ）に含ま
れる発振器を用いるクロックの一実施例を示す。このよ
うなモジュールは、市販されており、破線で示されるブ
ロック３００内に示されている要素、すなわち排他的Ｏ
Ｒゲート８０２と、ローパス・フィルタ８０４と、周波
数かこのローパス・フィルタの出力信号によって制限さ
れる電圧制御発振器（Ｖ　ａ　ｏ　）　ａ　Ｏ６とを具
えている。ローパス・フィルタの時定数（逆制限周波数
）は、電圧制御発振器８０６の周期に対して天きく、た
とえば１０倍大きい。発振器８０６の出力信号を、排他
的ＯＲの入力端子に、さらにＴ形フリップフロンプ８０
Ｂの入力端子にフィードバックする。このＴ形フリンブ
フロップは、立上がり信号縁が入力端子に受信される毎
にその状態を変化させるので、［／２除算器として機能
する。図示のクロックは、金つのクロックのうちの１つ
の誤りを受は入れることのできない４倍クロックシステ
ムにおいて用いるのに適している。このためには、入力
端子８１２を、他のクロックのり四ツク出方端子に〔相
互接続線（図示せず）を経て〕接続する。したがって、
これら他のクロックが第５図に示す構成を有する場合、
これら各り四ツクは、Ｔ形フリツフ７　ｏッ”１８０Ｂ
に相当する他の関連クロックの７リツプフ四ツブの出力
を出方する。少なくとも２つの関連クロック信号を他の
クロックがら入力端子８１．２に受信するものとすれば
、フリッププロップａｏＨの出力あるいは発振器８０６
の交互かつ直接の出力を、同期されるローカル局に対す
るクロック信号として用いることができる。要素３ＬＯ
は、たとえば、プ四グラマプル論理アレイ（ＰＬＡ）、
！：して、あるいはランダムアクセス・プログラマブル
読取専用メモリ（ＦＲＯＭ）として構成される逸脱決定
装置である。この装置の動作については後述するが、こ
の種のモジュールは市販されている。要１３０８の代わ
りに、Ｌ／４除算器を用いることができる。両段の出力
は、共に、第３期間が終了していることの指示を与え、
これら２つを共に贅素８１０に供給する。要素８０Ｂは
、たとえば、異なる除数たとえばδで除算することがで
きる。対称的なりロックパルスを形成することが必りな
らば、高次詩゛波を除去するために、除算器８０８の出
力ラインにローパス・フィルタまたはバンドパス・フィ
ルタを挿入することが多くの場合に必要となる。

第６図は、カウンタを利用するり四ツクの一実施例を示
す。この回路は、第２図に示す種類の回路の改良を主に
示している。発振器８１４は、回路動作を時間分離（ｔ
ｉｍｅ・ｄｉｓｃｒｅｔｅ　）させる働きをする。これ
とは対照的に、第５図に示す回路は、信号が原則的に任
意の瞬時に変化し得るので連続的に動作する。発振器８
１４は、たとえば通常の壺ビットカウンタとすることの
できるカウンタ８Ｌ６にりＵツク直営を供給する。この
カウンタは、たとえばリプル搬送信号のための出力端子
である最大カウント出力端子８２０を有している。

この出力端子８２０を、ＯＲゲート８２２を経て、反転
エネーブル信号のための入方端子工ＮＯに接続する。し
たがって、カウンタがその最大力モレ上に達すると、他
のクロック信号が無効となる〇このカウンタは、また、
カウント状態が一定値ｍを超えるときに高信号を出力す
る出方端子８１８を有している。前述した４ビツトカウ
ンタでは、Ｎは値Ｌ５を有し、ｍはたとえば値８を有す
るので、ビット状態の出方信号を用いることができる。

ＯＲゲート８２２の出力は、ＡＮＤゲート８２４Ｉにお
いてカウンタ８Ｌ６の出力３１８と組合わされる。Ａ１
１ｒＤゲート８２４の出力信号は、カウンタ８［６のリ
セント入力に戻されるので、カウンタ３１６の最大カウ
ントが達成されると、カウンタ８［６は直接に再び零状
態をとる。ゲート８２４の出力端子を、１／２除算器８
２６にも接続する。

この除算器の動作は、第６図の［／２除算器８０Ｂに相
当している。発振器３１４からの信号のｆｆ１ｌＪ御の
下で、逸脱決定装置８１０の出方信号を一時的に記憶す
るデータ・フリッププロップ８２Ｂを、逸脱決定装置ａ
ｔＯの出方端子に接続する。データ・フリッププロップ
３２Ｂの出力を、ＯＲゲート８２２に供給する。

第７図は、ＦＲＯＭメモリとしてｈ’ｌＪ成され且つ４
倍タロツクシステムに適合する逸脱決定装置のデータ内
容を示す。プログラマブル論珪アレイへの変換は、基本
的なものである。信号Ｓは、“自身”のクロック信号（
それぞれ第６図および第６図における要素８０Ｂおよび
８２６の出力端子における）を表わしている。信号ＸＬ
、Ｘ２．Ｘ８゜Ｘ４．Ｘ５は、他の５つのりロックの対
応信号である。信号りは、逸脱検出装置の出方信号であ
る。

左側の列り、Ｓは、２個より多くないクロック回路が逸
脱する場合に、Ｓ−ｏに対する状態を示している。した
がって、この数字２は冗長度である。

出力信号りは、信号Ｘｌ　、Ｘ２　、Ｘ８　、Ｘ４．Ｘ
５間の多数信号として形成される。右側の列り、Ｓは、
Ｓ＝［に対する状態を示している。この場合、信号Ｄ　
ハ、信号ＸＬ、Ｘ２．Ｘ８．Ｘ４．Ｘ５間の多数は号の
逆数値として形成される。左側の列Ｄ【は、システムが
誤り許容範囲度Ｆ−Ｌに対して構成されている場合の状
態を表わしている。信＠ＸＬ、−−−Ｘ５の適格多数（
少なくとも４）が値Ｏを有する場合にのみ、Ｄ−１であ
る。クロック回路の数と冗民度の値との関数としてのこ
の適格多数に対する制限については、すでに説明した６
４倍クロックシステムの場合には、Ｉ）　＝　Ｌ　ｒ・
・・２・・・８に対して行数４ｐ−１，４１）−２のみ
が採用される。Ｘ４（Ｘ５の場合には、Ｘ４およびＸ５
が無視される。同じ考えを、８倍以上のクロックシステ
ムに適用することができる。前述した種類のプログラマ
ブル読取専用メそりを、ＦＲＯＭメモリの入力の数より
も小さい数のクロックを有するシステムにおいて用いる
ことができる。この場合、自身のクロック信号を、自由
入力端子に供給する。第６図に示す回路において、読取
専用メモリの軸能の中に排他的ＯＲゲート８０２を５む
こともできる。この場合、この回路において能動現象と
してＦＲＯＭメモリによって導入される遅延は避けられ
る。このようにして動作が改善される。したがって、電
圧制御発振器の出力は、追加のアドレスラインとして付
加される。

上述した技術状態に対する差異は、特に、以下に関係し
ている。

ａ）ローカルタロツク信号が取出される双安定素子は、
位相結合ループまたはカウンタの出力側に設けられてい
る。

ｂ）ローカルタロツク信号と他のモジュールのり０７り
信号との間の対立（ｃｏｎｆｒｏｎｔａｔ、土ｏｎ）は
、逸脱決定装置内の回路の入力側で生じる。

したがって、ｎ個の組込回路（定出力信号）の場合には
、この回路は、通常、（２Ｆ　＋　Ｌ　）個のモジュー
ルと対抗する。これは、残りの動作局のカウンタ／位相
ロックループが、妨害されずにカウントし続けるからで
ある。さらに、゛特にこの回路のクロックの１つの出力
端子における任意のノイズ信号の橢伶に、このようなノ
イズ信号は、位相ロックループのローパスフィルタによ
るフィルタリングによって除去される。したがって、こ
の信号は、関連する双安定回路には決して到達しない。

上記差異（ｂ）は、１つの多数決装置で十分であるので
、逸脱決定装置を簡略化する。さらに、逸脱決定装置の
入力側で対立が生じるので、逸脱決定装置における信号
遅延に対して補償は必要でないか、あるいはほとんど必
要でない。

【図面の簡単な説明】

第１図は、マルチプル冗長クロックシステムを具えるマ
ルチプロセッサ番コンピュータ・システムの簡単なブロ
ック図、 第２図は、本発明りｐツクシステムを示す図、第８図お
よび第４図は、第２図に対する論卯式を示すための図、 第５図および第６図は、クロック回路の２つの実施例を
示す図、 第７図は、読取専用メモリの内容を示す図である。 １００’　、　１２６　、１８２　、　ｔａｓ・・・マ
ルチプル・ラッチ回路 １０２・・・多数決回路 １０４１　、１２０・・・ランチ回路 １０６　、１１４１８２４・・・ＡＮＤゲート１０８　
、３１６・・・カウンタ １１２・・・論理回路 １１６　、１２８　、　ｔａ４．１４０・・・トグル中
７リツプフロツブ １２２　、１２４　、１８０　、１８６・・・クロック
ユニット２００〜２０６．、・プロセッサ・モジュール
２［０〜２Ｌ６・・・データワード再生モジュール２２
０〜２２６・・・クロック ８０２・・・排他的ＯＲゲート ８０４・・・ローパスフィルタ ８０６、８１４・・・発振器 ８０Ｂ・・・Ｔ形フリップフロップ ８１０・・・逸脱決定装置 ３１２・・・入力端子 ３１８・・・出力端子 、８２２・・・ＯＲゲート。 特許出願人　　エヌ・ベー・フィリップス・フルーイラ
ンベンファプリケン

Claims (1)

1. 【特許請求の範囲】 ｔ　それぞれが２値信号に対する各クロック出力を有す
   るｎ　１４　（ｎ≧４）の相互同期クロックと、各クロ
   ックのクロック信号を他のクロックのそれぞれに対して
   供給する相互接続回路網とを具え、各クロックが発振器
   回路と逸脱決定装置（ａｔＯ）とを有し、この逸脱決定
   装置の入力端子に前記発振器回路を相互接続部を経て接
   続し、前記逸脱決定装置が他のクロックのクロック信号
   を受信する他の入力端子を有するマルチプル冗長りｐツ
   クシステムにおいて、各クロックが前記相互接続部の一
   部として２状態除算回路（８０８，８２６）を具え、こ
   の２状態除算回路は、前記局部発振器回路の周期信号の
   制御の下で、循環列の切換点でその都度切換えられ、か
   つ、各状態でその出力端子に１自身”のクロック信号の
   関連信号値を連続的に出力し、前記逸脱認定装置が、他
   のクロックから受信され且つ自身のクロック信号から逸
   脱しているクロック信号の数を、多くともｌ／２（ｎ−
   １）に等しい許容上限と比較して、大きい数の場合に、
   切換点の直後に絖く第１期間内に減速信号を発生し、切
   換点の直前に先行する第２期間内に加速信号を発生して
   、前記発振器回路の周波数を再調整することを特徴とす
   るマルチプル冗長クロックシステム。 ス　特許請求の範囲第り項に記載のマルチプル冗Ｆｋク
   ロックシステムにおいて、前記上限を多くともｌ／８（
   ｎ−Ｌ）に等しくしたことを特徴とするマルチプル冗長
   クロックシステム。 ＆　特許請求の範囲第１項または第２項に記載のマルチ
   プル冗長クロックシステムにおいて、前記第１期間の終
   りを、前記第２期間の初めに一致させたことを特徴とす
   るマルチプル冗長クワツクシステム。 表　特許請求の範Ｕ第１項または第２項に記載のマルチ
   プル冗長クロンクシステムにおいて、前記第１期間と直
   後に続く前記第２期間との間に第８期間を設け、前記上
   限が他のクロックのために超λられるときに前記第８期
   間内にエラ−１言号を発生するエラー検出回路をクロッ
   ク内に設けたことを特徴とするマルチプル冗長クロック
   システム。 ａ　　特ｆｌ’ｆ　Ｍｌｊ　求の範囲第４項に記載のマ
   ルチプル冗長クロックシステムにおいて、前記エラー信
   号の制御の下で、誤りと思われるクロックな不作動にす
   る不作動制御要素を設けたことを特徴とするマルチプル
   冗長クロックシステム０ ６、　特許請求の範囲第３項に記載のマルチプル冗Ｅｃ
   り四ツクシステムにおいて、前記除算回路を、前記発振
   器回路の周期と同期して制御されるＬ／２除算器とした
   ことを特徴とするマルチプル冗長クロックシステム。 ７、　特許請求の範囲第１項から第６項のいずれかに記
   載のマルチプル冗長クロックシステムにおいて、前記発
   振器回路が、排他的ＯＲゲート（３０２）とｐ−パスフ
   ィルタ（８０４１）と発振器（８０６）と企含む回路ル
   ープを具え、前記除算回路を、前記発振器の出力端子に
   接続し、前記逸脱決定装置の出力端子を前記排他的ＯＲ
   ゲートの入力端子に１１　ｉ−１して、前記上限を超え
   たときには、前記第１期間中に第１論即値を、前記第２
   期間中に第２論理値を供給し、前記上限値を超えないと
   きには、前記第１期間中に第２論理値を、前記第２期間
   中に第１論理値を供給するようにしたことを特徴とする
   マルチプル冗長クロックシステム０ ＆　特許請求の範囲第１項から第６項のいずれかに記載
   のマルチプル冗長クロックシステムにおいて、前記発振
   器回路が、発振器とカウンタ（８１６）とを具え、この
   カウンタを前記発振器に接続し、カウント開始状態か、
   ら最大カウント状態へカウントし、前記逸脱決定装置の
   出力信号の制御の下で、低カウントの場合に保持信号を
   、高カウントの場合に加速信号を形成する論即回路（８
   ２２，８２４１）を設けたことを特徴とするマルチプル
   冗長クロックシステム。 Ｏｌ　特許請求の範囲第８項記載のマルチプル冗長クロ
   ックシステムにおいて、前記加速信号が最大カウント信
   号をエミュレートすることを特徴とするマルチプル冗長
   クロックシステム。 １０、　　特許請求の範囲第り項から第９項のいずれか
   に記載のマルチプル冗長クロンクシステムにおいて、ｎ
   ＝４に対して、前記逸脱決定装置道が、他のクロックの
   クロック信号のための多数決装置と、この多数決装置の
   出力信号および前記゛自身″のクロック信号を受信する
   比較装置とを具えることを特徴とするマルチプル冗長ク
   ロックシステム。 １１　　マルチプル冗長クロックシステムに用いるクロ
   ック回路において、外部的に形成されたクロック信号を
   受信する（ｎ−１）個の外部接続部と、発振器回路と、
   除算回路と、逸脱決定装置とを具えることを特徴とする
   クロック回路。 ｌ２−ｎｕのコンピュータ・モジュールを具え、各コン
   ピュータ・モジュールはクロック回路を有し、ｎｆｆｆ
   ｆのクロック回路が共にマルチプル冗長クロックシステ
   ムを形成するマルチプロセッサ・コンピュータ・システ
   ムにおいて、各コンピュータ・モジュールが、データワ
   ードを処理するためのプロセッサ・モジュールと、デー
   タワードからフード記号を形成してデータワードから形
   成されたｎ個のコード記号が単一記号エラー補正コード
   のコードワードを形成するために前記プロセッサ・モジ
   ュールに接続された再生エンコーダト、１つのデータワ
   ード当り１つのコード記号を記４Ｂするために前記再生
   エンコーダに接続されたメモリ・モジュールと、データ
   ワード再生モジュールとを具え、すべてのコンピュータ
   ・モジュールの前記データワード再生モジュールを、第
   ２相互接続回路網によって関連するコンピュータ・モジ
   ュールに接続して、コードワードの関連コード記号を受
   信し、この関連コード記号から、関連コンピュータ・モ
   ジュールのプロセッサ・モジュールへ与えるデー′タワ
   ードを再生し、多数のデータ処理動作をクロックシステ
   ムによって同期させることを特徴とするマルチ〜ヘプ四
   セッサ・コンピュータ・システム。