JPS5985113A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
- Publication number
- JPS5985113A JPS5985113A JP12592083A JP12592083A JPS5985113A JP S5985113 A JPS5985113 A JP S5985113A JP 12592083 A JP12592083 A JP 12592083A JP 12592083 A JP12592083 A JP 12592083A JP S5985113 A JPS5985113 A JP S5985113A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- gain control
- control circuit
- transistors
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は差動、又は双差動形式に接続された増幅器の任
意のコレクタ端子から、出力を取シ出し上記差動又は双
差動増幅器のベースに利得制御電圧全印加して利得制御
刈を行う自動利得制御回路に関する。
意のコレクタ端子から、出力を取シ出し上記差動又は双
差動増幅器のベースに利得制御電圧全印加して利得制御
刈を行う自動利得制御回路に関する。
第１図は、従来の自動利得制御回路の一例を示す回路図
である。第１１図つまり端子ａを、入力端子とし、端子
Ｑｉ出力端子とするトランジスタ１による増幅器におい
て、トランジスタ９０ベースに加えられるオ］」イ旧’
ｉ制御ｎＬ■−によって差動増幅トランジスタ３．４の
ベース間印加電圧は変化せられ、従って負荷、ｔｌ（抗
Ｒ−１−５に生ずる信号出力電圧に対するトランジスタ
ユのベースに加わる信号入力電圧の比、つまり増ｆｆＭ
器の正、圧制得が制御される。
である。第１１図つまり端子ａを、入力端子とし、端子
Ｑｉ出力端子とするトランジスタ１による増幅器におい
て、トランジスタ９０ベースに加えられるオ］」イ旧’
ｉ制御ｎＬ■−によって差動増幅トランジスタ３．４の
ベース間印加電圧は変化せられ、従って負荷、ｔｌ（抗
Ｒ−１−５に生ずる信号出力電圧に対するトランジスタ
ユのベースに加わる信号入力電圧の比、つまり増ｆｆＭ
器の正、圧制得が制御される。
ここで端子Ｃから取シ出された出力信号は、任意の増幅
器１００で増幅され、さらに整流回路２００で直流信号
になシ、これがＷＳ１図に示される自動利（ｌ制御回路
のｇ端子に加わる場合、入力端子ａに加わる入力信号電
圧が、増加の方向に対し端子ｇに加わる直流信号電圧も
又増加する方向に、端子Ｃ以降の電圧増幅器及び整流回
路を設計する事によシＡＧＯ回路が設計できる。従来の
自動利得制御回路のｌ特徴は、端子ｇに加わる制御電圧
の変化が所定のバイアス電圧に設定された端子ｄ％ ｅ
からの抵抗Ｒ１９の電圧降下の変化として差動増幅器ト
ランジスタ３．４のベースに力１１わし、負荷抵抗ｆｌ
ｌ！！ｙ−流れるバイアス電流を変化して、オＵ得制御
する事にある。なお第１図の例では通常端子ｄのバイア
スは端子Ｃのバイアスよシ高くえらばれ端子ｇに制御電
圧が加わらない場合トランジスタ４はカットオフとなっ
て、Ｔｔ大利得で動作点が設定される。
器１００で増幅され、さらに整流回路２００で直流信号
になシ、これがＷＳ１図に示される自動利（ｌ制御回路
のｇ端子に加わる場合、入力端子ａに加わる入力信号電
圧が、増加の方向に対し端子ｇに加わる直流信号電圧も
又増加する方向に、端子Ｃ以降の電圧増幅器及び整流回
路を設計する事によシＡＧＯ回路が設計できる。従来の
自動利得制御回路のｌ特徴は、端子ｇに加わる制御電圧
の変化が所定のバイアス電圧に設定された端子ｄ％ ｅ
からの抵抗Ｒ１９の電圧降下の変化として差動増幅器ト
ランジスタ３．４のベースに力１１わし、負荷抵抗ｆｌ
ｌ！！ｙ−流れるバイアス電流を変化して、オＵ得制御
する事にある。なお第１図の例では通常端子ｄのバイア
スは端子Ｃのバイアスよシ高くえらばれ端子ｇに制御電
圧が加わらない場合トランジスタ４はカットオフとなっ
て、Ｔｔ大利得で動作点が設定される。
さて、ここで第１図に示される従来の自動利得制御回路
の問題について述べる。まず、第一は制ｆ１１ｇ圧に含
まれる雑音の影Ｍ’（ｃ受けやすく又、利得制御回路か
ら発生ずる内部報音も大きく、出力端子Ｃにおりる信号
雑音比（Ｓ／Ｎ）があまシ取れない事である。即ち利得
制ｎ）ζＭ子ｇにおいて発生する内部雑音及びｆ、ｊｉ
ｌ子ｇに加わる外部雑音はトランジスタ９の相互コンダ
クタンス及び抵抗Ｒ１９の櫃倍に増幅されて、差動増幅
器ｌ・ランジスク３．４ペース入力端子に生じ、さらに
抵抗Ｒ１９で発生する雑音と、加ｒ！Ｉ：され、出力端
子Ｃに雑音として出力される。従って入力端子ａにおけ
る信号対雑音比に対し、上記の雑音分だけ信号対＝８１
を音比は悪化する。
の問題について述べる。まず、第一は制ｆ１１ｇ圧に含
まれる雑音の影Ｍ’（ｃ受けやすく又、利得制御回路か
ら発生ずる内部報音も大きく、出力端子Ｃにおりる信号
雑音比（Ｓ／Ｎ）があまシ取れない事である。即ち利得
制ｎ）ζＭ子ｇにおいて発生する内部雑音及びｆ、ｊｉ
ｌ子ｇに加わる外部雑音はトランジスタ９の相互コンダ
クタンス及び抵抗Ｒ１９の櫃倍に増幅されて、差動増幅
器ｌ・ランジスク３．４ペース入力端子に生じ、さらに
抵抗Ｒ１９で発生する雑音と、加ｒ！Ｉ：され、出力端
子Ｃに雑音として出力される。従って入力端子ａにおけ
る信号対雑音比に対し、上記の雑音分だけ信号対＝８１
を音比は悪化する。
第二に自動利得制御回路（ｌｒ Ｇ Ｏ）のループ利’
ｆｌ及び利得制御のきき始めるＩＩＪ御電圧電圧意な設
定が困難である事である。即ち利イリ制仰がきき始める
人カニＩｔｌＪ御信号レベルは、トランジスタ９のゴレ
クタ電流が流れ始２０ろ点及び抵抗Ｒ〕、９で決定され
、仁のレベル欠小さくするには抵抗Ｒ］、 ８ ？小さ
く又に（、抵抗Ｒ１，９ｆ大きく設定すれば済むが、こ
の設定は同時に抵抗Ｒ１８と抵抗Ｒ１９の比を太きくシ
、との部分のＡ Ｇ Ｏループ利得全増加させてし１う
。従って、第１１図に示される様な利得制御回路を、種
々の自動利得制御回路に使用する場合に必要とされる自
動利得制御のきき始める入力信号レベル（入力制御電圧
に比例）とＡＧＣループ利得とを任意に設計できない。
ｆｌ及び利得制御のきき始めるＩＩＪ御電圧電圧意な設
定が困難である事である。即ち利イリ制仰がきき始める
人カニＩｔｌＪ御信号レベルは、トランジスタ９のゴレ
クタ電流が流れ始２０ろ点及び抵抗Ｒ〕、９で決定され
、仁のレベル欠小さくするには抵抗Ｒ］、 ８ ？小さ
く又に（、抵抗Ｒ１，９ｆ大きく設定すれば済むが、こ
の設定は同時に抵抗Ｒ１８と抵抗Ｒ１９の比を太きくシ
、との部分のＡ Ｇ Ｏループ利得全増加させてし１う
。従って、第１１図に示される様な利得制御回路を、種
々の自動利得制御回路に使用する場合に必要とされる自
動利得制御のきき始める入力信号レベル（入力制御電圧
に比例）とＡＧＣループ利得とを任意に設計できない。
第１図に示される従来の自動利得制御回路は上述の如き
問題があるが、これは又従属的に関連している。即ち第
一の問題に対しては、第二に述べた自動利得制御回路の
利得を下げる事によって、成る程度改善できるが、一方
、この為自動利待制ｎ（Ａ Ｇ Ｏ）のかかり始める入
力信号レベルの設定に制約を受ける事となり、両立は極
めて困難である○ 本発明は、上述の第一および、第二の問題点を一挙に解
決する自ｐＩＪ利得制御回路をｉ％供するものでちる。
問題があるが、これは又従属的に関連している。即ち第
一の問題に対しては、第二に述べた自動利得制御回路の
利得を下げる事によって、成る程度改善できるが、一方
、この為自動利待制ｎ（Ａ Ｇ Ｏ）のかかり始める入
力信号レベルの設定に制約を受ける事となり、両立は極
めて困難である○ 本発明は、上述の第一および、第二の問題点を一挙に解
決する自ｐＩＪ利得制御回路をｉ％供するものでちる。
次に図面を参、照して本発明をより詳細に説明するＯ
本発明による自動利得制御回路の第１の実施例ｆ、第２
図に示す。第２図において、ｌ−ランジスクｌ、３．４
及び抵抗１１．１５は第１図のトランジスタ１．３．４
９、及び抵抗１１．１５に７１応する。又、第２図の端
子ａ、’ｂ、Ｏ，ｆ、には第１図のａ％ ｂｓ Ｃ
Ｎ ｆｖ ｋに対応する。トランジスタ１０がトラ
ンジスタ９と差動的に付加されており、これらトランジ
スタ？９．１．０の負荷には定電圧がベースに加えられ
たトランジスタ７．８がそれぞれ接続されており、さら
にこれらトランジスタ１．８のエミツタ々１を圧がトラ
ンジスタ３．４のベースに加えられている。
図に示す。第２図において、ｌ−ランジスクｌ、３．４
及び抵抗１１．１５は第１図のトランジスタ１．３．４
９、及び抵抗１１．１５に７１応する。又、第２図の端
子ａ、’ｂ、Ｏ，ｆ、には第１図のａ％ ｂｓ Ｃ
Ｎ ｆｖ ｋに対応する。トランジスタ１０がトラ
ンジスタ９と差動的に付加されており、これらトランジ
スタ？９．１．０の負荷には定電圧がベースに加えられ
たトランジスタ７．８がそれぞれ接続されており、さら
にこれらトランジスタ１．８のエミツタ々１を圧がトラ
ンジスタ３．４のベースに加えられている。
第２図に示される本発明回路の４″ｆ徴は、端子Ｃに得
られる出力は適当な増幅器１００及び整流回路２００を
介して差１ｉ７Ｉｌ増幅器、；・ラニ／ジースタ９．１
００ベース端子ｇ又はｈに印加され、この利得制御？Ｔ
ｔ圧の変化が所定のバイアス市１圧に設定された端子ｄ
、 ’ｆｒ基？／ｊとしたエミッタホロワトランジスタ
７．８０ベース・エミｚり間１Ｔ１．圧の差のシュ化と
して検出謀れ、差ｐす増咽べ、十のトランジスタ３．４
を通して、負荷抵抗Ｒ１５を流れる信号電流全変化して
利得制御する事にある。この時端子ｇ又はｈのうち利得
制御回路の力えもわ、々い端子と端子ｆとは一定のバイ
アス電圧が与えられるが、同図では省略されてｂる。
られる出力は適当な増幅器１００及び整流回路２００を
介して差１ｉ７Ｉｌ増幅器、；・ラニ／ジースタ９．１
００ベース端子ｇ又はｈに印加され、この利得制御？Ｔ
ｔ圧の変化が所定のバイアス市１圧に設定された端子ｄ
、 ’ｆｒ基？／ｊとしたエミッタホロワトランジスタ
７．８０ベース・エミｚり間１Ｔ１．圧の差のシュ化と
して検出謀れ、差ｐす増咽べ、十のトランジスタ３．４
を通して、負荷抵抗Ｒ１５を流れる信号電流全変化して
利得制御する事にある。この時端子ｇ又はｈのうち利得
制御回路の力えもわ、々い端子と端子ｆとは一定のバイ
アス電圧が与えられるが、同図では省略されてｂる。
次の第２図に示される本発明による自動利得制御回路の
利点を述べる。第一に信号対雑音比（Ｓ／Ｎ ）特性が
第１図に示される従来の自動利得制御回路に比較して大
唖に改善されることである。
利点を述べる。第一に信号対雑音比（Ｓ／Ｎ ）特性が
第１図に示される従来の自動利得制御回路に比較して大
唖に改善されることである。
即ち、第２図において、差動増幅器、トランジスタ３．
４のベース婢子は、基準′７１Ａ、圧印加’Ｊ：：：子
ｄ（交流的にアースされている）にベースが接続された
エミッタホロワトランジスタツ、８に接続されており、
ここで発生する雑音は、従来回路第１図では一般に比較
的大きな（数んΩ）抵抗Ｒ１９によるＲ（Ｉ音であるの
に対し非常に低インピーダンスであるエミッタホロワト
ランジスタ７．８のエミ１ ツタ抵抗（コレクタ電流が１ｍ？のとき２６Ωであ第二
に本発明による自動利得制御１回路は、 ＡＧＯループ
利得及び利イ旧ｉｉｌ制御のきき始める制御箱、圧を任
意に設定する事ができる利点がある。即ち、利得制御が
行なわれ始める入力信′＋０′ｊ電圧値は、第１図にお
いて比較電圧端子り又はｇのバイアス霜、圧子：任意に
設定する事によってＡＧ、Ｃルーブイ］」得を変える事
なしに、容易に変える事ができる。
４のベース婢子は、基準′７１Ａ、圧印加’Ｊ：：：子
ｄ（交流的にアースされている）にベースが接続された
エミッタホロワトランジスタツ、８に接続されており、
ここで発生する雑音は、従来回路第１図では一般に比較
的大きな（数んΩ）抵抗Ｒ１９によるＲ（Ｉ音であるの
に対し非常に低インピーダンスであるエミッタホロワト
ランジスタ７．８のエミ１ ツタ抵抗（コレクタ電流が１ｍ？のとき２６Ωであ第二
に本発明による自動利得制御１回路は、 ＡＧＯループ
利得及び利イ旧ｉｉｌ制御のきき始める制御箱、圧を任
意に設定する事ができる利点がある。即ち、利得制御が
行なわれ始める入力信′＋０′ｊ電圧値は、第１図にお
いて比較電圧端子り又はｇのバイアス霜、圧子：任意に
設定する事によってＡＧ、Ｃルーブイ］」得を変える事
なしに、容易に変える事ができる。
第三に、本発明による自ｊｌ；ｈｆｌｌ竹ｉｉｉ’制御
Ｍ路は従来の白！ロソ利得制御回路（第１図）に比較し
て、利イ（すｉ１＋ｌＩ御のきき始める入力信号’（：
Ｊ上値の温１ｊ゛（補償及びバラツキを抑える事が若易
である。壕ず上記温度補償は、第２図において端子ｒ！
１．ｈに加える制御電圧の温度変化を等しくする事によ
ってできる。
Ｍ路は従来の白！ロソ利得制御回路（第１図）に比較し
て、利イ（すｉ１＋ｌＩ御のきき始める入力信号’（：
Ｊ上値の温１ｊ゛（補償及びバラツキを抑える事が若易
である。壕ず上記温度補償は、第２図において端子ｒ！
１．ｈに加える制御電圧の温度変化を等しくする事によ
ってできる。
即ち、第２図における自動利得ｊ’；ｉ’）＋Ｉｉ’回
路ではトランジスタ９，１０及びトランジスタ７．８及
びトランジスタ３．４が各々差）：中形式で若７成され
ている為、各トランジスタの温度特性を均一にすれば、
端子ｇｓ ｈに印加さ！する１モリ御電圧に対して自
動利得制御回路の動作が温度補イノ゛ヤされる。ここで
、各トランジスタの廚；イ；特性を均一にする為には、
本発明の回路をこれらの１−ジンジスタを同一半導体チ
ノブ上に形厄する半導体隼積回路上で構成する事等によ
って、比較的容易にできるが、この手段によって各素子
の特性のバラツキも小さくでき、従って利得制御のきき
始める入力信号電圧のバラツキも小さくできる。また、
トランジスタ９．１０およびトランジスタ′７．８それ
ぞれのエミツタ面積比′（ｉｌ−変える事でオリ得制御
特性全自由に設定する事ができる。
路ではトランジスタ９，１０及びトランジスタ７．８及
びトランジスタ３．４が各々差）：中形式で若７成され
ている為、各トランジスタの温度特性を均一にすれば、
端子ｇｓ ｈに印加さ！する１モリ御電圧に対して自
動利得制御回路の動作が温度補イノ゛ヤされる。ここで
、各トランジスタの廚；イ；特性を均一にする為には、
本発明の回路をこれらの１−ジンジスタを同一半導体チ
ノブ上に形厄する半導体隼積回路上で構成する事等によ
って、比較的容易にできるが、この手段によって各素子
の特性のバラツキも小さくでき、従って利得制御のきき
始める入力信号電圧のバラツキも小さくできる。また、
トランジスタ９．１０およびトランジスタ′７．８それ
ぞれのエミツタ面積比′（ｉｌ−変える事でオリ得制御
特性全自由に設定する事ができる。
この様に本発明による利得制御回路を使用する事によっ
て、優れた諸物件を有する自動利得制御（ＡＧＣ）回路
が容易にＨ（ｙ計できる。
て、優れた諸物件を有する自動利得制御（ＡＧＣ）回路
が容易にＨ（ｙ計できる。
さて、本発明による第２の実施例を第３図に示す。第２
図に示される利得制御回路を使用する自動利得制御回路
のループ利得を任意に下げる為には、第３図に示される
様にトランジスタ９．１０のエミッタにそれぞ汎抵抗２
０，２１ｉ通して定電流源（抵抗１８）に共通に接続す
れば良い。又、第２図におけるエミッタホロワトランジ
スタ７．８は第３図に示す様に１つのマルチエミッタト
ランジスタ１ツに置き換えても、自動利得制御回路の動
作は第１の実施例と同様に期待できる。又、第２図では
差動増幅器のトランジスタ９．１０がダブルエンド構成
５ｆ取っているがこれを第３図に示される様にシングル
エンドの’ｔ７１成にし、マルチェミックトランジスタ
１″Ｉの片方のエミゾタ企差動増幅器トランジスタ３０
ベースに接続しこの点よシ抵抗′Ｒ２２を通し７てアー
ス点に落とす様にしても、本発明による基本動作は変わ
らず、第２図の自動利得制御回路と同様の性能がイけら
れる。又、第２図における利得制置１′電圧の変化に対
する出力端子Ｃの直流電圧変化をなくす為、第４；ン１
に示す様にトランジスタ？、５．６及び抵抗１２．１４
から構成される差動増幅器による直流電圧補償回路を付
加する場合にも本発明による自動利得制御回路が応用で
きる。
図に示される利得制御回路を使用する自動利得制御回路
のループ利得を任意に下げる為には、第３図に示される
様にトランジスタ９．１０のエミッタにそれぞ汎抵抗２
０，２１ｉ通して定電流源（抵抗１８）に共通に接続す
れば良い。又、第２図におけるエミッタホロワトランジ
スタ７．８は第３図に示す様に１つのマルチエミッタト
ランジスタ１ツに置き換えても、自動利得制御回路の動
作は第１の実施例と同様に期待できる。又、第２図では
差動増幅器のトランジスタ９．１０がダブルエンド構成
５ｆ取っているがこれを第３図に示される様にシングル
エンドの’ｔ７１成にし、マルチェミックトランジスタ
１″Ｉの片方のエミゾタ企差動増幅器トランジスタ３０
ベースに接続しこの点よシ抵抗′Ｒ２２を通し７てアー
ス点に落とす様にしても、本発明による基本動作は変わ
らず、第２図の自動利得制御回路と同様の性能がイけら
れる。又、第２図における利得制置１′電圧の変化に対
する出力端子Ｃの直流電圧変化をなくす為、第４；ン１
に示す様にトランジスタ？、５．６及び抵抗１２．１４
から構成される差動増幅器による直流電圧補償回路を付
加する場合にも本発明による自動利得制御回路が応用で
きる。
第１図は従来の自）助利イ゛Ｉ制御回路を示す回路図で
ある。第２〜４図は本発明の第１〜３の実施例をテ１ス
す回路図である。、Ｌ〜１０および１′７・・・・・・
トランジスタ、１１〜１５．１８．１９・・・・・・抵
抗、ａ 信号人力Ｓ間予、■）・ 電源電圧供給端子
、Ｃ・・・信号出力端子、ａ、 ｅ、ｆ ・・・・直
流バイアス端子、ｇ、ｈ・ 利イ旧ト；］御１１１．圧
印加端子、Ｋ接地端子。 ７ 、＼ 代理人 弁理士 内 原 ・′晋 、、゛）区Ｌ”
＋ ’／ ｉ ’Ｉ’ｌ寓（内容：二変更なし）１″′
”１ 第２ 目 り 第 ４− 劇 手続補正書働式）６゜ 持Ｊ′「庁長官 殿 １、事件の表示 昭和５８年 特 許 願第１２５９
２０号２、発明ノ名称 自動利得制御回路３、補
正をする者 事件と、の関係 出 願 人東京都港区芝
五丁Ｉ」３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ５、補正命令の日付 昭和５８年１１月２９日（発送
日）図 面 補正の内容 図面の浄書（内容に変更なし） ６９−
ある。第２〜４図は本発明の第１〜３の実施例をテ１ス
す回路図である。、Ｌ〜１０および１′７・・・・・・
トランジスタ、１１〜１５．１８．１９・・・・・・抵
抗、ａ 信号人力Ｓ間予、■）・ 電源電圧供給端子
、Ｃ・・・信号出力端子、ａ、 ｅ、ｆ ・・・・直
流バイアス端子、ｇ、ｈ・ 利イ旧ト；］御１１１．圧
印加端子、Ｋ接地端子。 ７ 、＼ 代理人 弁理士 内 原 ・′晋 、、゛）区Ｌ”
＋ ’／ ｉ ’Ｉ’ｌ寓（内容：二変更なし）１″′
”１ 第２ 目 り 第 ４− 劇 手続補正書働式）６゜ 持Ｊ′「庁長官 殿 １、事件の表示 昭和５８年 特 許 願第１２５９
２０号２、発明ノ名称 自動利得制御回路３、補
正をする者 事件と、の関係 出 願 人東京都港区芝
五丁Ｉ」３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ５、補正命令の日付 昭和５８年１１月２９日（発送
日）図 面 補正の内容 図面の浄書（内容に変更なし） ６９−
Claims (1)
- エミッタが共通に接続された第１および第２のトランジ
スタを含む第１の差動増幅回路と、エミッタが共通に接
続された第３および第４のトランジスタを含む第２の差
動増幅回路と、前記第１の差動増幅回路の共通エミッタ
に入力信号を加える第１の手段と、前記第２の差動増幅
回路の共通エミッタにバイアス准流を加える第２の手段
と、前記第１および第３のトランジスタのベースを共通
に接続する第、−の手段と、前記第２および第４のトラ
ンジスタのベースを共通に接続する第４の手段と、前記
第１および第４のトランジスタのコレクタを共通に接続
する第５の手段と、前記第２および第３のトランジスタ
のコレクタを共通に接続する第６の手段と、第５および
第６のトランジスタが差動形式に接続され、出力が前記
第３および第４の手段の電位を制御するように与えられ
る利得制御電圧発生部と、前記第５および第６の手段の
うち少くとも一方の出力を整流して得られる電圧を前記
第５および第６のトランジスタの少くとも一方のベース
に与える出力整流部とを有し、前記出力整流部は前記入
力信号の増加に対し前記第５の手段および前記第６の手
段の出力を減少せしめるように整流電圧を前記第５およ
び第６のトランジスタの少くとも一方のベースに与える
自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12592083A JPS5985113A (ja) | 1983-07-11 | 1983-07-11 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12592083A JPS5985113A (ja) | 1983-07-11 | 1983-07-11 | 自動利得制御回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51132798A Division JPS6056009B2 (ja) | 1976-11-05 | 1976-11-05 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5985113A true JPS5985113A (ja) | 1984-05-17 |
| JPS6161726B2 JPS6161726B2 (ja) | 1986-12-26 |
Family
ID=14922209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12592083A Granted JPS5985113A (ja) | 1983-07-11 | 1983-07-11 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5985113A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0526576Y2 (ja) * | 1987-03-02 | 1993-07-06 | ||
| JPH0197230U (ja) * | 1987-12-21 | 1989-06-28 |
-
1983
- 1983-07-11 JP JP12592083A patent/JPS5985113A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6161726B2 (ja) | 1986-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0143486B2 (ja) | ||
| JPH0121642B2 (ja) | ||
| EP0114731B1 (en) | Differential amplifier with high common-mode rejection | |
| US5485074A (en) | High ratio current mirror with enhanced power supply rejection ratio | |
| US4425551A (en) | Differential amplifier stage having bias compensating means | |
| JPS5985113A (ja) | 自動利得制御回路 | |
| JPH0626287B2 (ja) | 増幅装置 | |
| JPS63214009A (ja) | 複合トランジスタ | |
| US4496860A (en) | Voltage-controlled attenuator | |
| WO1995035595A2 (en) | Differential amplifier with common-mode rejection for low supply voltages | |
| JPS6228087Y2 (ja) | ||
| JPH0670799B2 (ja) | 温度補償対数回路 | |
| JPS6333726B2 (ja) | ||
| JPS6259926B2 (ja) | ||
| JPH06232654A (ja) | 演算増幅回路 | |
| JPS5812412A (ja) | 利得制御回路 | |
| JPH0145766B2 (ja) | ||
| JPS63178611A (ja) | 利得制御回路 | |
| JPS6238333Y2 (ja) | ||
| JPH05291844A (ja) | レベルシフト回路 | |
| JP3250339B2 (ja) | ゲインコントロールアンプ | |
| JPH0433162B2 (ja) | ||
| JPH07135432A (ja) | 利得可変増幅器 | |
| JPS5919415A (ja) | 電力増幅回路 | |
| JPS5812411A (ja) | 利得制御回路 |