JPS5812411A - 利得制御回路 - Google Patents
利得制御回路Info
- Publication number
- JPS5812411A JPS5812411A JP4979482A JP4979482A JPS5812411A JP S5812411 A JPS5812411 A JP S5812411A JP 4979482 A JP4979482 A JP 4979482A JP 4979482 A JP4979482 A JP 4979482A JP S5812411 A JPS5812411 A JP S5812411A
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- JP
- Japan
- Prior art keywords
- gain control
- trs
- transistor
- terminal
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は差動、又は双差動形式に接続され丸増幅器の任
意のコレクタ端子から、出力を取シ出し上記差動又は双
差動増幅器のペースに利得制御電圧を印加して利得制御
を行う、利得制御回路に関する。
意のコレクタ端子から、出力を取シ出し上記差動又は双
差動増幅器のペースに利得制御電圧を印加して利得制御
を行う、利得制御回路に関する。
第１５ｉ１は、従来の利得制御回路の一例を示す回路図
である。第１図つまシ端子ａを、入力端子とし、端％ｃ
を出力端子とするトランジスタ１による増幅器において
、トランジスタ９０ベースに加えられる利得制御電圧に
よって差動増幅トランジスタ３．４０ペ一ス間印加電圧
は変化され、これによって負荷抵抗Ｒ１５に生ずる信号
出力電圧に対するトランジスタｌのペースに加わる信号
入力電圧の比、つｔ〕増幅器の電圧利得が制御される。
である。第１図つまシ端子ａを、入力端子とし、端％ｃ
を出力端子とするトランジスタ１による増幅器において
、トランジスタ９０ベースに加えられる利得制御電圧に
よって差動増幅トランジスタ３．４０ペ一ス間印加電圧
は変化され、これによって負荷抵抗Ｒ１５に生ずる信号
出力電圧に対するトランジスタｌのペースに加わる信号
入力電圧の比、つｔ〕増幅器の電圧利得が制御される。
ここで端子Ｃから取）出された出力信号は、任意の増幅
器１００で増幅され、さらに整流回路２０Ｇで直流信号
になシ、これが第１図に示される利得制御回路のｇ端子
に加わる場合、入力端子ａＫ加わる入力信号電圧が、増
加の方向に対し端子ｇｔｃ加わる直流信号電圧も又増加
する方向に、端子Ｃ以降の電圧増幅器及び整流回路を設
計する事によシＡＧＣ回路が設計できる。従来の利得制
御回路の特徴は、端子ｇに加わる制御電圧の変化が所定
のバイアス電圧に設定された端子ｄ、・からの抵抗Ｒ１
９の電圧降下の変化として差動増幅器トランジスタ３．
４のベースに加わシ、負荷抵抗Ｒ１５を流れるバイアス
電流を変化して、利得制御する事にある。
器１００で増幅され、さらに整流回路２０Ｇで直流信号
になシ、これが第１図に示される利得制御回路のｇ端子
に加わる場合、入力端子ａＫ加わる入力信号電圧が、増
加の方向に対し端子ｇｔｃ加わる直流信号電圧も又増加
する方向に、端子Ｃ以降の電圧増幅器及び整流回路を設
計する事によシＡＧＣ回路が設計できる。従来の利得制
御回路の特徴は、端子ｇに加わる制御電圧の変化が所定
のバイアス電圧に設定された端子ｄ、・からの抵抗Ｒ１
９の電圧降下の変化として差動増幅器トランジスタ３．
４のベースに加わシ、負荷抵抗Ｒ１５を流れるバイアス
電流を変化して、利得制御する事にある。
なお第１図の例では通常端子ｄのバイアスは端子Ｃのバ
イアスよシ高くえらばれ端子ｇに制御電圧が加わらない
場合トランジスタ４はカットオフとなって最大利得で動
作するよう動作点が設定される。
イアスよシ高くえらばれ端子ｇに制御電圧が加わらない
場合トランジスタ４はカットオフとなって最大利得で動
作するよう動作点が設定される。
さて、こζで第１図に示される従来の利得制御回路の問
題について述べる。ｔず、第一は制御電圧に含まれる雑
音の影響を受けやすく又、利得制御回路から発生する内
部雑音も大きく、出力端子Ｃにおける信号雑音比（８／
Ｎ ）があまシ取れない事である。即ち利得制御端子ｇ
において発生する内部雑音及び端子ｇＫ加わる外部雑音
はトランジスタ９の相互＝ンダクタンス及び抵抗Ｒ１９
の横倍に増幅されて、差動増幅器トランジスタ３．４の
ベース入力端子に生じ、さらに抵抗Ｒ１９で発生する雑
音と、加算され、出力端子ｅＫ雑音として出力される。
題について述べる。ｔず、第一は制御電圧に含まれる雑
音の影響を受けやすく又、利得制御回路から発生する内
部雑音も大きく、出力端子Ｃにおける信号雑音比（８／
Ｎ ）があまシ取れない事である。即ち利得制御端子ｇ
において発生する内部雑音及び端子ｇＫ加わる外部雑音
はトランジスタ９の相互＝ンダクタンス及び抵抗Ｒ１９
の横倍に増幅されて、差動増幅器トランジスタ３．４の
ベース入力端子に生じ、さらに抵抗Ｒ１９で発生する雑
音と、加算され、出力端子ｅＫ雑音として出力される。
従うて入力端子ａにおける信号対雑音比に対し、上記の
雑音分だけ信号対雑音比は悪化する。
雑音分だけ信号対雑音比は悪化する。
第二に自動利得制御回路（ＡＧＣ）のループ利得及び利
得制御のきき始める制御電圧の任意な設定が困難である
事である。即ち利得制御がきき始める入力制御信号レベ
ルは、トランジスタ９のコレクタ電流が流れ始める点及
び抵抗１１９で決定され、このレベルを小さくするには
抵抗Ｒ１８を小さく又は、抵抗Ｒ１Ｇを大きく設定すれ
ば済むが、この設定は同時に抵抗Ｒ１８と抵抗Ｒ１９の
比を大きくし、この部分のＡＧＣループ利得を増加させ
てしまう。
得制御のきき始める制御電圧の任意な設定が困難である
事である。即ち利得制御がきき始める入力制御信号レベ
ルは、トランジスタ９のコレクタ電流が流れ始める点及
び抵抗１１９で決定され、このレベルを小さくするには
抵抗Ｒ１８を小さく又は、抵抗Ｒ１Ｇを大きく設定すれ
ば済むが、この設定は同時に抵抗Ｒ１８と抵抗Ｒ１９の
比を大きくし、この部分のＡＧＣループ利得を増加させ
てしまう。
従うて、第１図に示される様な利得制御回路を１、種々
の自動利得制御回路に使用する場合に必要とされる自動
利得制御のきき始める入力信号レベル（入力制御電圧に
比例）とムＧＣループ利得とを任意に設計できない。
の自動利得制御回路に使用する場合に必要とされる自動
利得制御のきき始める入力信号レベル（入力制御電圧に
比例）とムＧＣループ利得とを任意に設計できない。
第１図に示される従来の利得制御回路は上述の如き問題
があるが、これは又従属的に関連してい石、即ち第一の
問題に対しては、第二に述べた自動利得制御回路の利得
を下げる事によって、成る１度改善できるが、一方、こ
の為自動利得制御（ＡＧＣ）のかかｐ始める入力信号レ
ベルの設定に制約を受ける事とな）、両立は畳めて困難
である。
があるが、これは又従属的に関連してい石、即ち第一の
問題に対しては、第二に述べた自動利得制御回路の利得
を下げる事によって、成る１度改善できるが、一方、こ
の為自動利得制御（ＡＧＣ）のかかｐ始める入力信号レ
ベルの設定に制約を受ける事とな）、両立は畳めて困難
である。
本発明は、上述の第一および、第二の問題点を一挙に解
決する利得制御回路を提供するものである。
決する利得制御回路を提供するものである。
次に図面を参照して本発明の原理を詳細に説明する。
本発明による利得制御回路の原理図を第２図に示す、第
２図において、トランジスタ１．３．４及び抵抗１１，
１！！は第１図のトランジスタ１，３．４及び抵抗１１
．１８に対応する。又、第２図の端子り、ｂ、ｅ、ｆ、
ｋは第１図の＆ｓ ｂ、ｅｓ Ｌ ｋに対応する。ト
ランジスタｌＯがトランジスタ９と差動的に付加されて
か、ル、これらトランジスタ９．１００負荷には定電圧
がペースに加えられたトランジスタ７．８がそれぞれ接
続されておシ、さらｋこれらトランジスタ７．８の工々
ツタ電圧がトランジスタ３．４０ペースに加えられてい
る。
２図において、トランジスタ１．３．４及び抵抗１１，
１！！は第１図のトランジスタ１，３．４及び抵抗１１
．１８に対応する。又、第２図の端子り、ｂ、ｅ、ｆ、
ｋは第１図の＆ｓ ｂ、ｅｓ Ｌ ｋに対応する。ト
ランジスタｌＯがトランジスタ９と差動的に付加されて
か、ル、これらトランジスタ９．１００負荷には定電圧
がペースに加えられたトランジスタ７．８がそれぞれ接
続されておシ、さらｋこれらトランジスタ７．８の工々
ツタ電圧がトランジスタ３．４０ペースに加えられてい
る。
第２図に示される本発明回路の特徴は、端子Ｃに得られ
る出力は適嶋な増幅器１００及び整流回路２００を介し
て差動増幅器、トランジスタ９．１００ベース端子ｇ又
はｈに印加され、この利得制御電圧の変化が所定のバイ
アス電圧に設定された端子ｄを基準としたニオりタホロ
ワトランジスタ７．８０ペース、工電ツタ間電圧の差の
変化として検出され、差動増幅器のトランジスタ３．４
を通して、負荷抵抗Ｒ１５を流れる信号電流を変化して
利得制御する事にある。この時端子ｇ又はｈのうち利得
制御電圧の与えられない端子と端子ｆとは一定のバイア
ス電圧が与えられるが、同図では省略されている。
る出力は適嶋な増幅器１００及び整流回路２００を介し
て差動増幅器、トランジスタ９．１００ベース端子ｇ又
はｈに印加され、この利得制御電圧の変化が所定のバイ
アス電圧に設定された端子ｄを基準としたニオりタホロ
ワトランジスタ７．８０ペース、工電ツタ間電圧の差の
変化として検出され、差動増幅器のトランジスタ３．４
を通して、負荷抵抗Ｒ１５を流れる信号電流を変化して
利得制御する事にある。この時端子ｇ又はｈのうち利得
制御電圧の与えられない端子と端子ｆとは一定のバイア
ス電圧が与えられるが、同図では省略されている。
次の第２図に示される利得制御回路の駒点を述べる。第
一に信号対雑音比（８／Ｎ）ｅ性が第１図に示される従
来の利得制御回路に比較して大幅に改善されることであ
ゐ。即ち、第２図において、−動増幅器、トランジスタ
３．４のベース端子は、基準電圧印加端子ｄ（交流的に
アースされている）にベースが接続されたニオツタホロ
ワトランジスタ７．８に接続されておシ、ことで発生す
る雑音は、従来回路第１図では一般に比教的大きな（数
にΩ）抵抗Ｒ１９による雑音であるのに対し非常に低イ
ンピーダンスであるエンツタホロワトランジスタ７．８
のエミッタ抵抗（コレクタ電流が１ｍＡのと９２６Ωで
ある）による為、例えば従来の数１００分の１というよ
うに、大幅にできる。
一に信号対雑音比（８／Ｎ）ｅ性が第１図に示される従
来の利得制御回路に比較して大幅に改善されることであ
ゐ。即ち、第２図において、−動増幅器、トランジスタ
３．４のベース端子は、基準電圧印加端子ｄ（交流的に
アースされている）にベースが接続されたニオツタホロ
ワトランジスタ７．８に接続されておシ、ことで発生す
る雑音は、従来回路第１図では一般に比教的大きな（数
にΩ）抵抗Ｒ１９による雑音であるのに対し非常に低イ
ンピーダンスであるエンツタホロワトランジスタ７．８
のエミッタ抵抗（コレクタ電流が１ｍＡのと９２６Ωで
ある）による為、例えば従来の数１００分の１というよ
うに、大幅にできる。
第二にこの利得制御回路は、 ＡＧＣループ利得及び利
得制御のきき始める制御電圧を任意に設定する事ができ
る利点がある。即ち、利得制御が行なわれ始める入力信
号電圧値は、第１図において比較電圧端子り又はぎのバ
イアス電圧を任意に設定する事によりてＡＧＣループ利
得を変える事なしに、容易に変える事ができる。
得制御のきき始める制御電圧を任意に設定する事ができ
る利点がある。即ち、利得制御が行なわれ始める入力信
号電圧値は、第１図において比較電圧端子り又はぎのバ
イアス電圧を任意に設定する事によりてＡＧＣループ利
得を変える事なしに、容易に変える事ができる。
第三に、この利得制御回路は従来の利得制御回路（第１
図）に比較して、利得制御のきき始める入力信号電圧値
の温度補償及びパラツキを抑える事が容易である。ｔず
上記温度補償は、第２図において端子ｇ％ｈＫ加える制
御電圧の温度変化を等しくする事によってできる。即ち
、第２図における有得制御回路ではトランジスタ９．１
０及びトランジス／７．８及びトランジスタ３、番が各
々差動形式で構成されている為、各トランジスタの温度
特性を均一にすれば、端子ｇ％ｈＫ印加される制御電圧
に対して利得制御回路の動作が温噴補償される。ここで
、各トランジスタの温度特性を均一にする為には、本発
明の回路をこれらのトランジスタを同一半導体チップ上
に％を成する半導体集積回路で構成すゐ事等によって、
比敏的容晶にできるが、この手段によって各素子の特性
のパラツキも小さくでき、従って利得制御のｔ１自始め
る入力信号電圧のパラツキも小さくできる。ｔた、トラ
ンジスタ９．１０およびトランジスタ７．８それぞれの
エミッタ面、積比な変える事で舅鴫制御特性を自由に設
定する事もできる。
図）に比較して、利得制御のきき始める入力信号電圧値
の温度補償及びパラツキを抑える事が容易である。ｔず
上記温度補償は、第２図において端子ｇ％ｈＫ加える制
御電圧の温度変化を等しくする事によってできる。即ち
、第２図における有得制御回路ではトランジスタ９．１
０及びトランジス／７．８及びトランジスタ３、番が各
々差動形式で構成されている為、各トランジスタの温度
特性を均一にすれば、端子ｇ％ｈＫ印加される制御電圧
に対して利得制御回路の動作が温噴補償される。ここで
、各トランジスタの温度特性を均一にする為には、本発
明の回路をこれらのトランジスタを同一半導体チップ上
に％を成する半導体集積回路で構成すゐ事等によって、
比敏的容晶にできるが、この手段によって各素子の特性
のパラツキも小さくでき、従って利得制御のｔ１自始め
る入力信号電圧のパラツキも小さくできる。ｔた、トラ
ンジスタ９．１０およびトランジスタ７．８それぞれの
エミッタ面、積比な変える事で舅鴫制御特性を自由に設
定する事もできる。
この様に本発明によゐ利得制御回路を使用する事によっ
て、優れ九諸特性を有する自動利得制御（ＡＧＣ）回路
が容易に設計できる。
て、優れ九諸特性を有する自動利得制御（ＡＧＣ）回路
が容易に設計できる。
さて、本発明による有得制御回路においてさらに出力端
子・の直流電圧変をなくシ、直流レベルを安定化させた
本発明の一実施例を第３図に示す。
子・の直流電圧変をなくシ、直流レベルを安定化させた
本発明の一実施例を第３図に示す。
第３図は差動形式に接続されたトランジスタ５および６
と、その電流源トランジスタ２、および抵抗１ｍ、１４
とからなる差動増幅器を第２図の利得制御回路に付加し
て改良したことを特徴とする。すなわち、入力信号がそ
の電流源に供給される利得制御用の差動増幅器およびそ
の負荷トランジスタとの間に、トランジスタ５．６およ
び２を含む電圧（直流）補償用回路を設けたものである
。
と、その電流源トランジスタ２、および抵抗１ｍ、１４
とからなる差動増幅器を第２図の利得制御回路に付加し
て改良したことを特徴とする。すなわち、入力信号がそ
の電流源に供給される利得制御用の差動増幅器およびそ
の負荷トランジスタとの間に、トランジスタ５．６およ
び２を含む電圧（直流）補償用回路を設けたものである
。
この回路によれば、利得制御信号人力端ｇもしくはｈか
ら入力される雑音の影響を受けないとともに、ループ利
得および利得制御のきき初める制御電圧の値を任意Ｋか
つ容易に設定できることは第２図の説明から明らかであ
る。更に加えて、第２図であれば出力端ｅＫ現われるは
ずの直流電圧の変化が双差動増幅器によって有効に打ち
消され、安定した直流電圧をもり九出力が得られる。
ら入力される雑音の影響を受けないとともに、ループ利
得および利得制御のきき初める制御電圧の値を任意Ｋか
つ容易に設定できることは第２図の説明から明らかであ
る。更に加えて、第２図であれば出力端ｅＫ現われるは
ずの直流電圧の変化が双差動増幅器によって有効に打ち
消され、安定した直流電圧をもり九出力が得られる。
第１図は従来の有得制御回路を示す回路図である。第２
図は本発明の［１１図、１ｇ３図は本発明の第１〜３の
実施例を示す回路図である。１〜ｌＯおよび１７・・・
・・・トランジスタ、１１〜１５．１８．１９・・・・
・・抵抗、ａ・・・・・・信号入力端子、ｂ・・・・・
・電源電圧供給端子、Ｃ・・・・・・信号出力端子％
ｄ％ ”％ ｆ・・・・・・直流バイアス端子、ｇ、ｈ
・・・・・・利得制御電圧印加端子、ｋ・・・・・・接
地端子。 代 理 人 弁理士 内 原 晋 ７、・ｍｍの
浄書（内容に変更なし） 特開昭５８− １２４１１ （４） 手続補正書（方式） ％式％ １、事件の表示 昭和ＩＳ７年特 許 願第４９７
９４号２、発明の名称 利得制御回路 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 亀 補正の対象 明細書おｊ〆圀［有］
図は本発明の［１１図、１ｇ３図は本発明の第１〜３の
実施例を示す回路図である。１〜ｌＯおよび１７・・・
・・・トランジスタ、１１〜１５．１８．１９・・・・
・・抵抗、ａ・・・・・・信号入力端子、ｂ・・・・・
・電源電圧供給端子、Ｃ・・・・・・信号出力端子％
ｄ％ ”％ ｆ・・・・・・直流バイアス端子、ｇ、ｈ
・・・・・・利得制御電圧印加端子、ｋ・・・・・・接
地端子。 代 理 人 弁理士 内 原 晋 ７、・ｍｍの
浄書（内容に変更なし） 特開昭５８− １２４１１ （４） 手続補正書（方式） ％式％ １、事件の表示 昭和ＩＳ７年特 許 願第４９７
９４号２、発明の名称 利得制御回路 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 亀 補正の対象 明細書おｊ〆圀［有］
Claims (1)
- 入力信号が電流源トランジスタのペースに供給されるｘ
ｉの差動増幅器と、利得制御信号が一方のトランジスタ
のペースに供給される第２０差動増幅器と、前記第１の
差動増幅器の電源間に並列に設けられた第３の差動増幅
器と、前記第２の差動増＠＠０負荷となシ２つのエンツ
タをもつ負荷トランジスタ構成とを有し、この負荷トラ
ンジスタ構成のうち一方の工電ツタは前記第１および第
一３０差動増幅器の各一方のトランジスタのペースに直
接接続され、他方のニオツタは前記第１および第３０差
動増幅器の夫々他方のトランジスタのペースに共通に接
続されていることを特徴とする利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4979482A JPS5812411A (ja) | 1982-03-27 | 1982-03-27 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4979482A JPS5812411A (ja) | 1982-03-27 | 1982-03-27 | 利得制御回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51132798A Division JPS6056009B2 (ja) | 1976-11-05 | 1976-11-05 | 利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5812411A true JPS5812411A (ja) | 1983-01-24 |
Family
ID=12841053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4979482A Pending JPS5812411A (ja) | 1982-03-27 | 1982-03-27 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812411A (ja) |
-
1982
- 1982-03-27 JP JP4979482A patent/JPS5812411A/ja active Pending
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