JPS5984844U - 半導体装置 - Google Patents

半導体装置

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JPS5984844U
JPS5984844U JP15788283U JP15788283U JPS5984844U JP S5984844 U JPS5984844 U JP S5984844U JP 15788283 U JP15788283 U JP 15788283U JP 15788283 U JP15788283 U JP 15788283U JP S5984844 U JPS5984844 U JP S5984844U
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JP
Japan
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channel fet
channel
pair
substrate
semiconductor equipment
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JP15788283U
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JPS6350851Y2 (ja
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正雄 永野
啓三 岡本
見米　紘一
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富士通株式会社
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案に係る半導体装置の構成素子（単位セル
）を示す平面図、第２図はａ　”　ｅは構成素子の接続
法を説明する平面図および等価回路図、第３図ａ　％　
ＣはＣＭＩＳゲートの例を示す回路−、第４図および第
５図は電源配線法を説明する断面図、第６図および第７
図はマスタースライスの結線例を示す平面図、第８図お
よび第９図は第６図および第７図の等価回路図である。 図面で、１〜３．４〜６はソースドレイン領域、？、　
　８．　９．　１０はゲート電極、１３は半導体基板、
１４はウェルである。 （ａ）　　　　　　　　　　　　　　（（）第３図 第４図　−

Claims (1)

    【実用新案登録請求の範囲】
  1. 中央およびその両側にソースドレイン領域をまた該領域
    間にゲート電極を備えそしてＰチャンネルＦＥＴ用のも
    のはＮチャンネルＦＥＴ用のものに、　　比べてゲート
    長は等しくゲート幅を大きくしたＰチャンネルＦＥＴ対
    およびＮチャンネルＦＥＴ対を、半導体基板および該基
    板中の反対伝導型のウェルにそれぞれ複数個各々分離独
    立させて配列形成し、該ＰチキンネルＦＥＴ対およびＮ
    チャンネルＦＥＴ対の対で構成される単位セルを挾む位
    置に電源接続用の高不純物濃度領域を形成してなること
    を特徴とする、配線変更により各種のＣＭＩＳ−ＩＣを
    構成できる半導体装置。
JP15788283U 1983-10-12 1983-10-12 半導体装置 Granted JPS5984844U (ja)

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JP15788283U JPS5984844U (ja) 1983-10-12 1983-10-12 半導体装置

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JP15788283U JPS5984844U (ja) 1983-10-12 1983-10-12 半導体装置

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JPS5984844U true JPS5984844U (ja) 1984-06-08
JPS6350851Y2 JPS6350851Y2 (ja) 1988-12-27

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