JPS59841B2 - シ−ケンスコントロ−ラの入出力装置用基盤 - Google Patents
シ−ケンスコントロ−ラの入出力装置用基盤Info
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- JPS59841B2 JPS59841B2 JP7743078A JP7743078A JPS59841B2 JP S59841 B2 JPS59841 B2 JP S59841B2 JP 7743078 A JP7743078 A JP 7743078A JP 7743078 A JP7743078 A JP 7743078A JP S59841 B2 JPS59841 B2 JP S59841B2
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Description
【発明の詳細な説明】
本発明はストァートプロ宴普のシーケンスコントローラ
、特にその入出力装置用の基盤に関するものであり、そ
の目的とするところは、単位入出力装置を構成する基盤
に設けた複数の入出力ユニットの接続部のすべてに入出
力ユニットを接続すれば、これが単位入出力装置を構成
し、接続部の予め定めた１つに小容量の中央処理装置を
接続し、他の接続部に入出力ユニットを接続すれば、こ
れが小形のシーケンスコントローラを構成するシーケン
スコントローラの入出力装置用基盤を得ることにある。
、特にその入出力装置用の基盤に関するものであり、そ
の目的とするところは、単位入出力装置を構成する基盤
に設けた複数の入出力ユニットの接続部のすべてに入出
力ユニットを接続すれば、これが単位入出力装置を構成
し、接続部の予め定めた１つに小容量の中央処理装置を
接続し、他の接続部に入出力ユニットを接続すれば、こ
れが小形のシーケンスコントローラを構成するシーケン
スコントローラの入出力装置用基盤を得ることにある。
ストァートプログラム方式のシーケンスコントローラは
、大きく分けて、シーケンスプログラムを実行する中央
処理装置と、このシーケンスプログラムの実行に必要な
外部入力機器の状態情報を取り込んで前記中央処理装置
に入力、あるいは前記中央処理装置からの出力情報を一
時記憶して外部出力機器に印加する入出力装置と、制御
電源を各部に供給する電源装置とに分けられる。
、大きく分けて、シーケンスプログラムを実行する中央
処理装置と、このシーケンスプログラムの実行に必要な
外部入力機器の状態情報を取り込んで前記中央処理装置
に入力、あるいは前記中央処理装置からの出力情報を一
時記憶して外部出力機器に印加する入出力装置と、制御
電源を各部に供給する電源装置とに分けられる。
第１図は、従来のシーケンスコントローラの一例を示し
たブロック結線図であり、以下この図について説明する
。ＣＰＵは中央処理装置、１００、１０１、１０２、・
・・・・・、Ｉ０ｎは中央処理装置ＣＰＵの制御能力お
よびシーケンスの規模に応じて適当な数だけ中央処理装
置ＣｐＵに増設接続される入出力装置、ＰＷは各部に安
定した駆動用の電力を供給する電源装置である。入出力
装置１００、１０１、１０２、・・・・・・、Ｉ０ｎの
それぞれは複数の入出力ユニットＵ。、ｕ７、ｕ２、・
・・・・・、ｕｎを予め備えていて、各々の入出力ユニ
ットＵ。、Ｕ１、Ｕ２、・・・・・・、Ｕｎは８個、あ
るいは１６個等の適当な数の入出力回路を備えている。
そして、各入出力回路には、リミツトスイツチ、押ボタ
ンスイツチ等の外部入力機器、および継電器、ソレノイ
ド等の外部出力機器を接続するようにしてある。また、
各各の入出カニニットＵ。，ｕｌ，ｕ２，・・・・・・
，Ｕｎはアドレス付けしてある。このような入出カニニ
ットＵ。，ｕ，，ｕ２，・・・・・・，Ｕｎはプラグイ
ン形としてあり、基盤Ｂに対し容易に抜き差しし得るよ
うにしてあるのが普通である。そのため、基盤Ｂは入出
カニニットＵ。，ｕｌ，ｕ２，・・・・・・，Ｕｎを接
続するためのコネクタ等で構成した複数の接続部Ｃ。，
Ｃｌ，ｃ２，・・・・・・，Ｃｎを備えていて、各接続
部Ｃ。，Ｃｌ，ｃ２，・・・・・・，Ｃｎは内部配線Ｌ
Ｕにより、中央処理装置ＣＰＵとの接続端子ＴＵに接続
してある。ＰＭは多数の命令によつて構成したシーケン
スプログラムを格納保持し、図示しないアドレスカウン
タの指定によつて、命令を順次循環的に読み出し、シー
ケンスプログラムを繰り返して出力するプログラム記憶
部である。ＡＬＵはプログラム記憶装置ＰＭから読み出
されたプログラムを実行する演算処理部であり、処理に
必要な外部入力機器の状態情報を入出力装置１００，１
０１，１０２，・・・・・・，ＩＯｎから取り込むため
、あるいは処理結果情報を入出力装置１００，１０１，
０２，・・・・・・，ＩＯｎに格納するため、アドレス
情報ＡＤＤと、制御信号ａとを出力する。アドレス情報
ＡＤＤは多数の入出力装置００，１０１，１０２，・・
・・・・，０ｎの任意の１つを選択指定する入出力装置
選択情報ｅと、任意の１つの入出力装置１００，１０１
，０２，・・・・・・１０ｎの中から任意の１つの入出
カニニットＵ。，ｕｌ，ｕ２，・・・・・・，Ｕｎを選
択指定する入出カニニット選択情報Ｃとから成つている
。また、中央処理装置ＣＰＵは各入出力装置１００，１
０１，１０２，・・・・・・，ＩＯｎのそれぞれに対応
してユニツト選択デコーダと、ＵＤＯ，ＵＤｌ，ＵＤ２
，・・・・・・，ＵＤｎバツフア一回路ＢＦＯ，ＢＦｌ
，ＢＦ２，・・・・・・，ＢＦｎとを設けてある。０Ｄ
は入出力装置選択情報ｅを入力してこれを解読し、この
情報ｅの指定する入出力装置１００，１０１，１０２，
・・・・・・，ＩＯｎと対応するユニツト選択デコーダ
ＵＤＯ，ＵＤｌ，ＵＤ２，・・・・・・ＵＤｎに入出力
装置選択信号Ｆ。
たブロック結線図であり、以下この図について説明する
。ＣＰＵは中央処理装置、１００、１０１、１０２、・
・・・・・、Ｉ０ｎは中央処理装置ＣＰＵの制御能力お
よびシーケンスの規模に応じて適当な数だけ中央処理装
置ＣｐＵに増設接続される入出力装置、ＰＷは各部に安
定した駆動用の電力を供給する電源装置である。入出力
装置１００、１０１、１０２、・・・・・・、Ｉ０ｎの
それぞれは複数の入出力ユニットＵ。、ｕ７、ｕ２、・
・・・・・、ｕｎを予め備えていて、各々の入出力ユニ
ットＵ。、Ｕ１、Ｕ２、・・・・・・、Ｕｎは８個、あ
るいは１６個等の適当な数の入出力回路を備えている。
そして、各入出力回路には、リミツトスイツチ、押ボタ
ンスイツチ等の外部入力機器、および継電器、ソレノイ
ド等の外部出力機器を接続するようにしてある。また、
各各の入出カニニットＵ。，ｕｌ，ｕ２，・・・・・・
，Ｕｎはアドレス付けしてある。このような入出カニニ
ットＵ。，ｕ，，ｕ２，・・・・・・，Ｕｎはプラグイ
ン形としてあり、基盤Ｂに対し容易に抜き差しし得るよ
うにしてあるのが普通である。そのため、基盤Ｂは入出
カニニットＵ。，ｕｌ，ｕ２，・・・・・・，Ｕｎを接
続するためのコネクタ等で構成した複数の接続部Ｃ。，
Ｃｌ，ｃ２，・・・・・・，Ｃｎを備えていて、各接続
部Ｃ。，Ｃｌ，ｃ２，・・・・・・，Ｃｎは内部配線Ｌ
Ｕにより、中央処理装置ＣＰＵとの接続端子ＴＵに接続
してある。ＰＭは多数の命令によつて構成したシーケン
スプログラムを格納保持し、図示しないアドレスカウン
タの指定によつて、命令を順次循環的に読み出し、シー
ケンスプログラムを繰り返して出力するプログラム記憶
部である。ＡＬＵはプログラム記憶装置ＰＭから読み出
されたプログラムを実行する演算処理部であり、処理に
必要な外部入力機器の状態情報を入出力装置１００，１
０１，１０２，・・・・・・，ＩＯｎから取り込むため
、あるいは処理結果情報を入出力装置１００，１０１，
０２，・・・・・・，ＩＯｎに格納するため、アドレス
情報ＡＤＤと、制御信号ａとを出力する。アドレス情報
ＡＤＤは多数の入出力装置００，１０１，１０２，・・
・・・・，０ｎの任意の１つを選択指定する入出力装置
選択情報ｅと、任意の１つの入出力装置１００，１０１
，０２，・・・・・・１０ｎの中から任意の１つの入出
カニニットＵ。，ｕｌ，ｕ２，・・・・・・，Ｕｎを選
択指定する入出カニニット選択情報Ｃとから成つている
。また、中央処理装置ＣＰＵは各入出力装置１００，１
０１，１０２，・・・・・・，ＩＯｎのそれぞれに対応
してユニツト選択デコーダと、ＵＤＯ，ＵＤｌ，ＵＤ２
，・・・・・・，ＵＤｎバツフア一回路ＢＦＯ，ＢＦｌ
，ＢＦ２，・・・・・・，ＢＦｎとを設けてある。０Ｄ
は入出力装置選択情報ｅを入力してこれを解読し、この
情報ｅの指定する入出力装置１００，１０１，１０２，
・・・・・・，ＩＯｎと対応するユニツト選択デコーダ
ＵＤＯ，ＵＤｌ，ＵＤ２，・・・・・・ＵＤｎに入出力
装置選択信号Ｆ。
，ｆｌ，ｆ２，・・・・・・，Ｆｎを印加する。ユニツ
ト選択デコーダＵＤＯ，ＵＤｌ，ＵＤ２，・・・・・・
，ＵＤｎの各々は入出カニニット選択情報Ｃを入力し、
入出力装置選択信号Ｆ。，ｆｌ，ｆ２，・・・・・・，
Ｆｎを受けてこの情報Ｃを解読し、この情報Ｃの指定す
る入出カニニットＵ。，ｕｌ，ｕ２，・・・・・・，Ｕ
ｎに、接続端子ＴＣ、接続配線ＬＯ、および接続端子Ｔ
Ｕ、内部配線ＬＵを介して、ユニツト選択信号１。，ｉ
１，ｉ２，・・・・・・，Ｉｎを印加する。すなわち、
入出力装置選択情報ｅによつて複数の入出力装置１００
，１０１，１０２，・・・・・・，１０ｎの１つが選択
され、入出カニニット選択情報Ｃによつて選択された入
出力装置内の入出カニニットＵ。，ｕｌ，ｕ２，・・・
・・・，Ｕｎの更に１つの入出カニニットが選択される
ものである。演算処理部ＡＬＵはアドレス情報ＡＤＤを
出力すると略同時に、このアドレス情報ＡＤＤによつて
指定された入出カニニットＵ。，ｕｌ，ｕ２，・・・・
・・，Ｕｎからの情報を演算処理部ＡＬＵに取り込むの
か、演算処理部ＡＬＵからの出力情報をアドレス情報Ａ
ＤＤによつて指定された入出カニニットＵ。，Ｕｌ，ｕ
２，・・・・・・，Ｕｎに格納するのかを制御する制御
信号ａを出力する。この制御信号ａはバツフア一回路Ｂ
ＦＯ，ＢＦｌ，ＢＦ２，・・・・・・，ＢＦｎを介し、
更に接続端子ＴＣ、外部配線ＬＯ、接続端子ＴＵおよび
内部配線ＬＵを通つて各入出カニニットＵ。，Ｕｌ，ｕ
２，・・・・・・，Ｕｎに入力するようにする。この制
御信号ａが入出カニニットＵ。，ｕｌ，ｕ２，・・・・
・・，Ｕｎの情報を読み出す信号であれば、アドレス情
報ＡＤＤによつて指定された入出カニニットＵ。，ｕｌ
，ｕ２，・・・・・・，Ｕｎの出力情報ｂは、内部配線
ＬＵ、接続端子ＴＵ、外部配線ＬＯ、接続端子ＴＣを通
り、バツフア一回路ＢＦＯ，ＢＦｌ，ＢＦ２，・・・・
・・，ＢＦｎを介して演算処理部ＡＬＵに導入される。
また、制御信号ａが演算処理部ＡＬＵからの出力情報ｂ
をアドレス情報ＡＤＤで指定する入出カニニットＵ。，
ｕｌ，ｕ２，・・・・・・，Ｕｎに格納する信号であれ
ば、この出力情報ｂは前記と逆の径路をたどつて指定の
入出カニニットＵ。，Ｕｌ，Ｕ２，・・・・・・，Ｕｎ
に格納される。ＣＬＲは初期クリア回路であり、電源部
ＰＷが電源投入時に出力する電源投入信号ｋを受けて初
期クリア信号ｄを作成し、これを演算処理部ＡＬＵおよ
びバツフア一回路ＢＦＯ，ＢＦｌ，ＢＦ２，・・・・・
・，ＢＦｎを介して入出力装置１００，１０１，０２，
・・・・・・，ＩＯｎの入出カニニットＵ。，ｕｌ，ｕ
２，・・・・・・，Ｕｎに送出し、これらの初期クリア
を行なう。以上のように構成し、中央処理装置ＡＬＵは
プログラム記憶装置ＰＭから読み出されるプログラムに
従つて、入出力装置１００，１０１，１０２，・・・・
・・，ＩＯｎの各入出カニニットＵ。
ト選択デコーダＵＤＯ，ＵＤｌ，ＵＤ２，・・・・・・
，ＵＤｎの各々は入出カニニット選択情報Ｃを入力し、
入出力装置選択信号Ｆ。，ｆｌ，ｆ２，・・・・・・，
Ｆｎを受けてこの情報Ｃを解読し、この情報Ｃの指定す
る入出カニニットＵ。，ｕｌ，ｕ２，・・・・・・，Ｕ
ｎに、接続端子ＴＣ、接続配線ＬＯ、および接続端子Ｔ
Ｕ、内部配線ＬＵを介して、ユニツト選択信号１。，ｉ
１，ｉ２，・・・・・・，Ｉｎを印加する。すなわち、
入出力装置選択情報ｅによつて複数の入出力装置１００
，１０１，１０２，・・・・・・，１０ｎの１つが選択
され、入出カニニット選択情報Ｃによつて選択された入
出力装置内の入出カニニットＵ。，ｕｌ，ｕ２，・・・
・・・，Ｕｎの更に１つの入出カニニットが選択される
ものである。演算処理部ＡＬＵはアドレス情報ＡＤＤを
出力すると略同時に、このアドレス情報ＡＤＤによつて
指定された入出カニニットＵ。，ｕｌ，ｕ２，・・・・
・・，Ｕｎからの情報を演算処理部ＡＬＵに取り込むの
か、演算処理部ＡＬＵからの出力情報をアドレス情報Ａ
ＤＤによつて指定された入出カニニットＵ。，Ｕｌ，ｕ
２，・・・・・・，Ｕｎに格納するのかを制御する制御
信号ａを出力する。この制御信号ａはバツフア一回路Ｂ
ＦＯ，ＢＦｌ，ＢＦ２，・・・・・・，ＢＦｎを介し、
更に接続端子ＴＣ、外部配線ＬＯ、接続端子ＴＵおよび
内部配線ＬＵを通つて各入出カニニットＵ。，Ｕｌ，ｕ
２，・・・・・・，Ｕｎに入力するようにする。この制
御信号ａが入出カニニットＵ。，ｕｌ，ｕ２，・・・・
・・，Ｕｎの情報を読み出す信号であれば、アドレス情
報ＡＤＤによつて指定された入出カニニットＵ。，ｕｌ
，ｕ２，・・・・・・，Ｕｎの出力情報ｂは、内部配線
ＬＵ、接続端子ＴＵ、外部配線ＬＯ、接続端子ＴＣを通
り、バツフア一回路ＢＦＯ，ＢＦｌ，ＢＦ２，・・・・
・・，ＢＦｎを介して演算処理部ＡＬＵに導入される。
また、制御信号ａが演算処理部ＡＬＵからの出力情報ｂ
をアドレス情報ＡＤＤで指定する入出カニニットＵ。，
ｕｌ，ｕ２，・・・・・・，Ｕｎに格納する信号であれ
ば、この出力情報ｂは前記と逆の径路をたどつて指定の
入出カニニットＵ。，Ｕｌ，Ｕ２，・・・・・・，Ｕｎ
に格納される。ＣＬＲは初期クリア回路であり、電源部
ＰＷが電源投入時に出力する電源投入信号ｋを受けて初
期クリア信号ｄを作成し、これを演算処理部ＡＬＵおよ
びバツフア一回路ＢＦＯ，ＢＦｌ，ＢＦ２，・・・・・
・，ＢＦｎを介して入出力装置１００，１０１，０２，
・・・・・・，ＩＯｎの入出カニニットＵ。，ｕｌ，ｕ
２，・・・・・・，Ｕｎに送出し、これらの初期クリア
を行なう。以上のように構成し、中央処理装置ＡＬＵは
プログラム記憶装置ＰＭから読み出されるプログラムに
従つて、入出力装置１００，１０１，１０２，・・・・
・・，ＩＯｎの各入出カニニットＵ。
，Ｕｌ，Ｕ２，．．．・・・，Ｕｎから外部入力機器の
状態情報ｂを取り込み、プログラムに従つて処理を実行
し、処理結果を入出力装置００，１０１，１０２，・・
・・・・，０ｎの各入出ユニツトＵ。，ｕｌ，ｕ２，・
・・・・・，Ｕｎに格納する。そして、この処理結果に
よつて、外部出力機器は所望の状態に制御操作されるも
のである。このようにして、外部出力機器は外部入力機
器の状態に応じ、予め定めたシーケンスプログラムに応
じてシーケンス制御される。なお、以上の説明は、中央
処理装置ＣＰＵと入出力装置１００，１０１，１０２，
・・・・・・，ＩＯｎとの間の情報の授受は、入出カニ
ニットＵ。
状態情報ｂを取り込み、プログラムに従つて処理を実行
し、処理結果を入出力装置００，１０１，１０２，・・
・・・・，０ｎの各入出ユニツトＵ。，ｕｌ，ｕ２，・
・・・・・，Ｕｎに格納する。そして、この処理結果に
よつて、外部出力機器は所望の状態に制御操作されるも
のである。このようにして、外部出力機器は外部入力機
器の状態に応じ、予め定めたシーケンスプログラムに応
じてシーケンス制御される。なお、以上の説明は、中央
処理装置ＣＰＵと入出力装置１００，１０１，１０２，
・・・・・・，ＩＯｎとの間の情報の授受は、入出カニ
ニットＵ。
，Ｕｌ，Ｕ２，・・・・・・，Ｕｎ単位の例えば８ビツ
ト、１６ビツト単位で行う場合について説明したが、入
出カニニットＵＯ，ｕｌ，ｕ２，・・・・・・，Ｕｎの
入出力回路単位、すなわち１ビツト単位で行なう場合に
は、更にビツト選択デコーダを設置し、これによりビツ
ト選択を行なうようにしてもよい。以上のように構成し
た従来のものに対し、本発明によれば、その一実施例を
第２図に示すように、１つの入出力装置１００の基盤Ｂ
に、この入出力装置１００と対応するユニツト選択デコ
ーダＵＤＯとバツフア一回路ＢＦＯを設置する。
ト、１６ビツト単位で行う場合について説明したが、入
出カニニットＵＯ，ｕｌ，ｕ２，・・・・・・，Ｕｎの
入出力回路単位、すなわち１ビツト単位で行なう場合に
は、更にビツト選択デコーダを設置し、これによりビツ
ト選択を行なうようにしてもよい。以上のように構成し
た従来のものに対し、本発明によれば、その一実施例を
第２図に示すように、１つの入出力装置１００の基盤Ｂ
に、この入出力装置１００と対応するユニツト選択デコ
ーダＵＤＯとバツフア一回路ＢＦＯを設置する。
この図は入出力装置１００について示すが、他の装置１
０１，０２，・・・・・・，ＩＯｎについても同様であ
る。このデコーダＵＤＯと接続部Ｃ。，ｃｌ，ｃ２，・
・・・・・，Ｃｎとの接続、およびこのバツフア一回路
ＢＦＯと接続部Ｃ。，Ｃｌ，ｃ２，・・・・・・，Ｃｎ
との接続は、基盤Ｂの内部配線ＬＵによつて接続する。
また、ユニツト選択デコーダＵＤＯと中央処理装置ＣＰ
Ｕｌ内の入出力装置選択デコーダ０Ｄおよび演算処理装
置ＡＬＵとの接続は、外部配線ＬＯおよび適当なコネク
タを介して接続するようにする。さらに、接続部Ｃ。，
ｃｌ，ｃ２，・・・・・・，Ｃｎの予め定めた接続部Ｃ
。とユニツト選択デコーダＵＤＯおよびバツフア一回路
ＢＦＯの入力側とを配線接続手段ＬＵＣで接続するよう
にする。入出カニニットＵ。，Ｕｌ，Ｕ２，・・・・・
・，Ｕｎは一般にプリント板で構成され、接続部Ｃ。，
ｃｌ，ｃ２，・・・・・・，Ｃｎはこのプリント板の接
栓部と接続する多極コネクタで構成されるのが一般的で
ある。したがつて、このような場合には、基盤Ｂ内にマ
ザーボードを設置し、内部配線ＬＵおよび配線手段ＬＵ
はこのボードにプリント配線するようにすることが望ま
しい。ユニツト選択デコーダＵＤＯ，ＵＤｌ，ＵＤ２，
・・・・・・，ＵＤｎおよびバツフア一回路ＢＦＯ，Ｂ
Ｆｌ，ＢＦ２，・・・・・・，ＢＦｎを各入出力装置１
００，１０１，１０２，・・・・・・，０ｎに設置する
ようにすれば、中央処理装置ＣＰＵを第１図にＣＰＵｌ
で示すように小形化することができる。しかも、１つの
入出力装置１００に備えた入出カニニットＵｌ，ｕ２，
ｕ３，・・・・・・，Ｕｎをすべての入出カニニットと
する小容量の中央処理装置ＣＰＵＬは更に小形となる。
そこで、この中央処理装置ＣＰＵＬを入出カニニットＵ
。，Ｕｌ，Ｕ２，・・・・・・，Ｕｎと略同形に構成し
、接続部Ｃ。に接続できるように構成する。例えば、１
板のプリント板上に構成し、接続部Ｃ。を構成する多極
コネクタに接続し得るようにする。接続部Ｃ。は、ここ
に入出カニニットＵ。を接続すれば、この入出カニニッ
トＵ。を内部配線ＬＵを介してユニツト選択デコーダＵ
ＤＯおよびバツフア一回路ＢＦＯに接続し、小容量の中
央処理装置ＣＰＵＬを接続すれば、この小容量の中央処
理装置ＣＰＵＬを配線接続手段ＬＵＣを介してユニツト
選択デコーダＵＤＯおよびバツフア回路ＢＦＯの入力側
に接続するようにする。これは例えば、接続部Ｃ。を構
成する多極コネクタを２つに分割し、その一方を内部配
線ＬＵによりユニツト選択デコーダＵＤＯおよびバツフ
ア一回路ＢＦＯの出力側に、他方を配線接続手段ＬＵＣ
によりユニツト選択デコーダＵＤＯおよびバツフア回路
ＢＦＯの入力側に接続し、入出カニニットＵ。と小容量
の中央処理装置ＣＰＵＬを接続する位置を選択すること
により容易に実現できる。入出力装置１００，１０１，
１０２，・・・・・・，ＩＯｎのそれぞれに、電源部Ｐ
Ｗを容量的に分割した電源部ＰＷＳを設置する。ＣＬＲ
は従来と同様、クリア回路であり、その出力ｄは０Ｒゲ
ート０Ｒを介してバツフア回路ＢＦＯに入力するように
する。このようにすれば、接続部Ｃ。
０１，０２，・・・・・・，ＩＯｎについても同様であ
る。このデコーダＵＤＯと接続部Ｃ。，ｃｌ，ｃ２，・
・・・・・，Ｃｎとの接続、およびこのバツフア一回路
ＢＦＯと接続部Ｃ。，Ｃｌ，ｃ２，・・・・・・，Ｃｎ
との接続は、基盤Ｂの内部配線ＬＵによつて接続する。
また、ユニツト選択デコーダＵＤＯと中央処理装置ＣＰ
Ｕｌ内の入出力装置選択デコーダ０Ｄおよび演算処理装
置ＡＬＵとの接続は、外部配線ＬＯおよび適当なコネク
タを介して接続するようにする。さらに、接続部Ｃ。，
ｃｌ，ｃ２，・・・・・・，Ｃｎの予め定めた接続部Ｃ
。とユニツト選択デコーダＵＤＯおよびバツフア一回路
ＢＦＯの入力側とを配線接続手段ＬＵＣで接続するよう
にする。入出カニニットＵ。，Ｕｌ，Ｕ２，・・・・・
・，Ｕｎは一般にプリント板で構成され、接続部Ｃ。，
ｃｌ，ｃ２，・・・・・・，Ｃｎはこのプリント板の接
栓部と接続する多極コネクタで構成されるのが一般的で
ある。したがつて、このような場合には、基盤Ｂ内にマ
ザーボードを設置し、内部配線ＬＵおよび配線手段ＬＵ
はこのボードにプリント配線するようにすることが望ま
しい。ユニツト選択デコーダＵＤＯ，ＵＤｌ，ＵＤ２，
・・・・・・，ＵＤｎおよびバツフア一回路ＢＦＯ，Ｂ
Ｆｌ，ＢＦ２，・・・・・・，ＢＦｎを各入出力装置１
００，１０１，１０２，・・・・・・，０ｎに設置する
ようにすれば、中央処理装置ＣＰＵを第１図にＣＰＵｌ
で示すように小形化することができる。しかも、１つの
入出力装置１００に備えた入出カニニットＵｌ，ｕ２，
ｕ３，・・・・・・，Ｕｎをすべての入出カニニットと
する小容量の中央処理装置ＣＰＵＬは更に小形となる。
そこで、この中央処理装置ＣＰＵＬを入出カニニットＵ
。，Ｕｌ，Ｕ２，・・・・・・，Ｕｎと略同形に構成し
、接続部Ｃ。に接続できるように構成する。例えば、１
板のプリント板上に構成し、接続部Ｃ。を構成する多極
コネクタに接続し得るようにする。接続部Ｃ。は、ここ
に入出カニニットＵ。を接続すれば、この入出カニニッ
トＵ。を内部配線ＬＵを介してユニツト選択デコーダＵ
ＤＯおよびバツフア一回路ＢＦＯに接続し、小容量の中
央処理装置ＣＰＵＬを接続すれば、この小容量の中央処
理装置ＣＰＵＬを配線接続手段ＬＵＣを介してユニツト
選択デコーダＵＤＯおよびバツフア回路ＢＦＯの入力側
に接続するようにする。これは例えば、接続部Ｃ。を構
成する多極コネクタを２つに分割し、その一方を内部配
線ＬＵによりユニツト選択デコーダＵＤＯおよびバツフ
ア一回路ＢＦＯの出力側に、他方を配線接続手段ＬＵＣ
によりユニツト選択デコーダＵＤＯおよびバツフア回路
ＢＦＯの入力側に接続し、入出カニニットＵ。と小容量
の中央処理装置ＣＰＵＬを接続する位置を選択すること
により容易に実現できる。入出力装置１００，１０１，
１０２，・・・・・・，ＩＯｎのそれぞれに、電源部Ｐ
Ｗを容量的に分割した電源部ＰＷＳを設置する。ＣＬＲ
は従来と同様、クリア回路であり、その出力ｄは０Ｒゲ
ート０Ｒを介してバツフア回路ＢＦＯに入力するように
する。このようにすれば、接続部Ｃ。
，Ｃｌ，Ｃ２，・・・・・・，Ｃｎのすべてに入出カニ
ニットＵ。，Ｕｌ，Ｕ２，・・・・・・，Ｕｎを接続す
れば、これは全体的にシーケンスコントローラの入出力
装置の１゛単位を構成する。これは機能的に従来と変る
ところがなく、接続部ＣＯに小容量の中央処理装置ＣＰ
ＵＬを接続すると、これは全体で小容量のシーケンスコ
ントローラを構成することができる。また、基盤Ｂにユ
ニツト選択デコーダＵＤＯ，ＵＤｌ，ＵＤ２，・・・・
・・，ＵＤｎおよびバツフア一回路ＢＦＯ，ＢＦｌ，Ｂ
Ｆ２，・・・・・・，ＢＦｎを設けるようにしているた
め、これを１つの入出力装置として使用する場合には、
外部中央処理装置ＣＰＵｌを小形化することができ、取
り扱い性が良好となる。また、このため小容量の中央処
理装置ＣＰＵＬを構成する場合においても、これを一段
と小形化することができ、１つの入出カニニットと同等
程度の大きさとすることができ、接続部Ｃ。への接続を
容易化することができる。さらに、このように基盤を構
成すれば、大容量のシーケンスコントローラには入出力
装置の基盤として使用することができ、小容量のシーケ
ンスコントローラには、装置全体の基盤とすることがで
きるため、互換性があり、標準化でき、大容量および小
容量のシーケンスコントローラの製作に当り、その組み
立て作業を容易化できる。以上実施例においては、基盤
Ｂに電源部ＰＷＳを設ける場合について説明したが、こ
れは従来と同様、別に設けるようにしてもよいが、実施
例のように基盤に設けるようにすれば、基盤１つに入出
力装置およびシーケンスコントローラを単独でまとめる
ことができる。
ニットＵ。，Ｕｌ，Ｕ２，・・・・・・，Ｕｎを接続す
れば、これは全体的にシーケンスコントローラの入出力
装置の１゛単位を構成する。これは機能的に従来と変る
ところがなく、接続部ＣＯに小容量の中央処理装置ＣＰ
ＵＬを接続すると、これは全体で小容量のシーケンスコ
ントローラを構成することができる。また、基盤Ｂにユ
ニツト選択デコーダＵＤＯ，ＵＤｌ，ＵＤ２，・・・・
・・，ＵＤｎおよびバツフア一回路ＢＦＯ，ＢＦｌ，Ｂ
Ｆ２，・・・・・・，ＢＦｎを設けるようにしているた
め、これを１つの入出力装置として使用する場合には、
外部中央処理装置ＣＰＵｌを小形化することができ、取
り扱い性が良好となる。また、このため小容量の中央処
理装置ＣＰＵＬを構成する場合においても、これを一段
と小形化することができ、１つの入出カニニットと同等
程度の大きさとすることができ、接続部Ｃ。への接続を
容易化することができる。さらに、このように基盤を構
成すれば、大容量のシーケンスコントローラには入出力
装置の基盤として使用することができ、小容量のシーケ
ンスコントローラには、装置全体の基盤とすることがで
きるため、互換性があり、標準化でき、大容量および小
容量のシーケンスコントローラの製作に当り、その組み
立て作業を容易化できる。以上実施例においては、基盤
Ｂに電源部ＰＷＳを設ける場合について説明したが、こ
れは従来と同様、別に設けるようにしてもよいが、実施
例のように基盤に設けるようにすれば、基盤１つに入出
力装置およびシーケンスコントローラを単独でまとめる
ことができる。
また、外部中央処理装置ＣＰＵｌあるいは小容量の中央
処理装置ＣＰＵＬと入出カニニットＵ。，ｕｌ，ｕ２，
・・・・・・，Ｕｎあるいは入出カニニットＵｌ，ｕ２
，ｕ３，・・・・・・，Ｕｎとの間の情報の授受は、入
出カニニット単位の例えば８ビツト、１６ビツト単位で
行なう場合について説明したが、これは前記したように
入出ユニツトの入出力回路単位、すなわち１ビツト単位
で行なつてもよく、この場合には更にビツト選択デコー
ダを設置し、これによりビツト選択を行なうようにすれ
ばよい。以上の説明から明らかなように、本発明は１つ
の基盤に、複数の入出カニニットの接続部と、外部中央
処理装置からの各種情報を解読して前記それぞれの接続
部に入力するデコーダと、前記外部中央処理装置からの
各種信号を前記それぞれの接続部に導入するバツフア一
回路と、前記デコーダおよび前記バツフア一回路の前記
外部中央処理装置との接続側と前記接続部の予め定めた
１つの接続部とを接続する配線接続手段とを具備し、前
記予め定めた１つの接続部に前記外部中央処理装置より
も小容量の中央処理装置を接続することにより、この中
央処理装置からのへ稗情報および各種信号を前記接続手
段を介して前記デコーダおよび前記バツフア一回路に入
力するようにしたものであるため、接続部のすべてに入
出カニニットを接続すれば大容量のシーケンスコントロ
ーラの単位入出力装置を構成することができ、予め定め
た１つの接続部に小容量の中央処理装置を接続すれば、
小容量のシーケンスコントローラを構成することができ
る。
処理装置ＣＰＵＬと入出カニニットＵ。，ｕｌ，ｕ２，
・・・・・・，Ｕｎあるいは入出カニニットＵｌ，ｕ２
，ｕ３，・・・・・・，Ｕｎとの間の情報の授受は、入
出カニニット単位の例えば８ビツト、１６ビツト単位で
行なう場合について説明したが、これは前記したように
入出ユニツトの入出力回路単位、すなわち１ビツト単位
で行なつてもよく、この場合には更にビツト選択デコー
ダを設置し、これによりビツト選択を行なうようにすれ
ばよい。以上の説明から明らかなように、本発明は１つ
の基盤に、複数の入出カニニットの接続部と、外部中央
処理装置からの各種情報を解読して前記それぞれの接続
部に入力するデコーダと、前記外部中央処理装置からの
各種信号を前記それぞれの接続部に導入するバツフア一
回路と、前記デコーダおよび前記バツフア一回路の前記
外部中央処理装置との接続側と前記接続部の予め定めた
１つの接続部とを接続する配線接続手段とを具備し、前
記予め定めた１つの接続部に前記外部中央処理装置より
も小容量の中央処理装置を接続することにより、この中
央処理装置からのへ稗情報および各種信号を前記接続手
段を介して前記デコーダおよび前記バツフア一回路に入
力するようにしたものであるため、接続部のすべてに入
出カニニットを接続すれば大容量のシーケンスコントロ
ーラの単位入出力装置を構成することができ、予め定め
た１つの接続部に小容量の中央処理装置を接続すれば、
小容量のシーケンスコントローラを構成することができ
る。
したがつて、大容量および小容量のシーケンスコントロ
ーラの製作上、基盤を共有化でき、組み立てを容易化で
き、部品管理の面においても優れている等、実用上効果
大なるものである。
ーラの製作上、基盤を共有化でき、組み立てを容易化で
き、部品管理の面においても優れている等、実用上効果
大なるものである。
第１図は従来のシーケンスコントローラを示すプロツク
結線図、第２図は本発明の一実施例を示すプロツク結線
図である。 Ｂ：基盤、ＵＤＯ，ＵＤｌ，ＵＤ２，・・・・・・，Ｕ
Ｄｎ：ユニツト選択デコーダ、ＢＦＯ，ＢＦｌ，ＢＦ２
，・・・．・．，ＢＦｎ；バツフア一回路、ＬＵＣ；配
線接続手段、ＣＰＵｌ；外部中央処理装置、ＣＰＵＬ；
小容量の中央処理装置。
結線図、第２図は本発明の一実施例を示すプロツク結線
図である。 Ｂ：基盤、ＵＤＯ，ＵＤｌ，ＵＤ２，・・・・・・，Ｕ
Ｄｎ：ユニツト選択デコーダ、ＢＦＯ，ＢＦｌ，ＢＦ２
，・・・．・．，ＢＦｎ；バツフア一回路、ＬＵＣ；配
線接続手段、ＣＰＵｌ；外部中央処理装置、ＣＰＵＬ；
小容量の中央処理装置。
Claims (1)
- １ １つの基盤に、複数の入出力ユニットの接続部と、
外部中央処理装置からの各種情報を解読して前記それぞ
れの接続部に入力するデコーダと、前記外部中央処理装
置からの各種信号を前記それぞれの接続部に導入するバ
ッファー回路と、前記デコーダおよび前記バッファー回
路の前記外部中央処理装置との接続側と前記接続部の予
め定めた１つの接続部とを接続する配線接続手段とを具
備し、前記予め定めた１つの接続部に前記外部中央処理
装置よりも小容量の中央処理装置を接続することにより
、この中央処理装置からの各種情報および各種信号を前
記接続手段を介して前記解読器および前記バッファー回
路に入力するようにして成るシーケンスコントローラの
入出力装置用基盤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7743078A JPS59841B2 (ja) | 1978-06-28 | 1978-06-28 | シ−ケンスコントロ−ラの入出力装置用基盤 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7743078A JPS59841B2 (ja) | 1978-06-28 | 1978-06-28 | シ−ケンスコントロ−ラの入出力装置用基盤 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS554638A JPS554638A (en) | 1980-01-14 |
| JPS59841B2 true JPS59841B2 (ja) | 1984-01-09 |
Family
ID=13633771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7743078A Expired JPS59841B2 (ja) | 1978-06-28 | 1978-06-28 | シ−ケンスコントロ−ラの入出力装置用基盤 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59841B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119726U (ja) * | 1987-01-28 | 1988-08-03 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856103A (ja) * | 1981-09-30 | 1983-04-02 | Mitsubishi Electric Corp | プログラマブル・コントロ−ラ |
| JPS594008U (ja) * | 1982-06-29 | 1984-01-11 | ソニ−・テクトロニクス株式会社 | アナログ回路制御装置 |
-
1978
- 1978-06-28 JP JP7743078A patent/JPS59841B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119726U (ja) * | 1987-01-28 | 1988-08-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS554638A (en) | 1980-01-14 |
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