JPS6188336A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｖ産業上の利用分野」 本発明は、マイクロプログラムホη？１ｒｊ　装置に関
する。

一従来の技術」 コンピュータの中央処理装置　（ＣＰ　Ｌ！　）は、Ｒ
ＯＭ（リード・オンリ・メモリ）やＲＡＭ（う／グム・
アクセス・メモリ）と共にハスラインに接続され、メモ
リに書き込まれた命令をとり込みなから踵々の演算を実
行する。

この命令は、ＣＰ口内部で解読され、これ冬複数個のマ
イクロインストラクションのシーケンス（マイクロプロ
グラム）に置き換えて実行する。

このＣＰＵに入力される命令とマイクロインストラクシ
ョンとを区別するために、前者をマクロ命令と呼んでい
る。

マクロ命令は例えば１システムクロツク（ここでマクロ
命令の実行うロックをシステムクロックと呼ぶ）周期で
ＣＰＵへ入力するが、マイクロプログラムは例えば１つ
のマクロ命令が入力され、次のマクロ命令が入力される
までに実行を完了する。そこで、マイクロプログラムが
例えば１６ステツプあれば１個のマイクロインストラク
ションはシステムクロックの１６分の１の時間内に実行
される。

にのようなマイクロプログラムは、ＣＰＵの内部のＣ［
ｊ（制御装置）に設けられたメモリに烙６，１゜されて
５）る。

マイクロコードの構成例を第５図に、その実行をさせる
回路のブロック図を第６図に示す。

第５図において、マイクロコード１は、例えば９ビツト
のマイクロインストラクション２と４ビツトのアドレス
コントロールコード３と、その必要に応じて図示しない
種々のコードとから構成される。

第６図に示したマイクロプログラム実行回路は一連のマ
イクロコードから成るマイクロプログラムを必要な数だ
け、マイクロコードのアドレス（マイクロアドレス）順
に格納したマイクロプロクラムメモリ４と、このマイク
ロプログラムメモリかるマイクロコードｌを取り出す動
作を制御するマイクロシーケンサ５とを有している。マ
イクロプログラムは次のようにして実行される。まず、
マイクロシーケンサ５が最初に出力すべきマイクロコー
ド１のマイクロアドレス６を指定すると、マイクロプロ
グラムメモリ４から第１番目のマイクロコード１が出力
される。このマイクロコード１のマイクロインストラク
ション２はＣＰＵのＡＬＵ　（演算論理装置）等へ向け
て出力される。

一方、マイクロコード１のアドレスコントロールコード
３はマイクロシーケンサ５に送り返される。

マイクロシーケンサ５は、このアドレスコントロールコ
ード３に基づいて次ステツプのマイクロコード１のマイ
クロアドレス６を出力する。

このようにして、マイクロプログラムは、マイクロコー
ド１内に、マイクロインストラクション２と共に含まれ
ているアドレスコントロールコード３によってそのシー
ケンスが決定されており、１つのマイクロプログラムが
開始すると最後のマイクロコードの処理が完了するまで
は自動的にマイクロプログラムが実行される。

「発明が解決しようとする問題点」 このように、従来のマイクロプログラム制御装置に使用
されるマイクロコードは、数種の単位データを連結した
構成となっている。例えばこれは、アドレスコントロー
ルコード、テ′−タ、原ヲオペレートする命令（ソース
インストラクション）、そして、データの送り先をオペ
レートする命令（シンクインストラクション）等である
。

このため、マイクロコードは一般にアドレスコントロー
ルコード用として例えば８ビツト、マイクロインストラ
クション用として例えば９ビツト、合計１７ビツト程度
の語長を必要としていた。

ところが、マイクロプログラムメモリを構成するメモリ
素子の処理可能な工吾長は、１ビツトから４ビット程度
であり、語長の長いマイクロコードを取り扱うにはメモ
リ素子を数チップ一体にして使用せねばならなかった。

一方、この種の、メモリ素子１チツプが処理可能な語長
を長くすることよりも、語長はそのままにして記憶容量
を増加させることの方が、素子の設計、製造上有利な点
が多い。従ってマイクロコードは語長が短いことが好ま
しい。

本発明は、以上の点に着目してなされたもので、マイク
ロコードの言吾長を短くして、マイクロプログラムメモ
リに使用するメモリ素子のチップ数を少なくすることの
できるマイクロプログラム制御ｆｆｉ　Ｅｍを提供する
ことを目的とする。

：問題点を解決するための手段」 本発明のマイクロプログラム制御装置は、単位データと
この単位データの種類を識別するデータ識別フラグとを
含むマイクロコードから成るマイクロプログラムを格納
したマイクロプログラムメモリと、このマイクロプログ
ラムメモリから出力されるマイクロコードの単位データ
がアドレスコントロールコードを含むときこれに対応す
るマイクロアドレスを出力し、単位データがアドレスコ
ントロールコードを含まないとき次に出力すべきマイク
ロアドレスをその前に出力したマイクロアドレスから算
定して出力するマイクロシーケンサと、前記マイクロプ
ログラムメモリから出力されたマイクロコードの単位デ
ータを前記データ識別フラグに基づいて識別して所定の
出力ラインに出力するデータ処理回路とから構成される
。

上記マイクロ／−ケンサは、単位データがアドレスコン
トロールコードヲ含ム（！：　キアドレスニントロール
コードに対応するマイクロアドレスを勇期随として設定
し、単位データがアドレスニン・ロールコードを含まな
いとき、直前に出力したマイクロアドレスに定数を加算
して次に出力すべきマイクロアドレスを算定するマイク
ロプログラムカウンタを有していることが好ましい。

また、上記データ処理回路は、マイクロプログラムメモ
リから連続して出力される単位データを蓄４↓）して２
以上の単位データを連結して出力するようにしてもよい
。

更に、上記データ識別フラグは、単位データがアドレス
コントロールコードを含むか否かをＨａ　ｊＪ’１する
第１のフラグと、単位データの種類を識別する第２のフ
ラグとから成り、前記第２のフラグは単位データの一部
に含まれていることが好ましい。

「作用」 本発明のマイクロプログラム制御装置に使用するマイク
ロコードには、単位データとデータ識別フラグとが含ま
れている。このようなマイクロコードから成るマイクロ
プログラムが、所定のアトレース順にマイクロプログラ
ムメモリの中に格納されている。このマイクロプログラ
ム制御装置においては、マイクロプログラムメモリから
マイクロコードが出力されると、これがアドレスコント
ロールコードを含むものである場合、マイクロシーケン
サがマイクロプログラムメモリから出力すべき次のマイ
クロコードを特定するためのマイクロアドレスを出力す
る。また、マイクロプログラムメモリがそれ以外のマイ
クロコードを出力すると、データ処理回路がそのマイク
ロコードに含まれる単位データの種類に応じた処理を行
いマイクロインストラクションとして出力する。

マイクロプログラムメモリからアドレスコントロールコ
ードを含まないマイクロコードが出力されると、マイク
ロシーケンサ；ま次に出力すべきマイクロコードのマイ
クロアドレスを、その前にａカしたマイクロアドレスか
ら算定して出力する。

例えばこれは、マイクロシーケンサにマイクロプログラ
ムカウンターを設け、直前に出力したマイクロアドレス
に定数を加算することによって行われる。単位データが
アドレスコントロールコードを含むときアドレスコント
ロールコードに対応スるマイクロアドレスがマイクロシ
ーケンサより出力されるが、そのとき出力されるマイク
ロアドレスを初期値としてマイクロプログラムカウンタ
に設定する。

データ処理回路は、マイクロコードに含まれ６単位デー
タを、その種類に応じて蓄積し、所定のタイミングで出
力する。２以上の単位データを連結して出力するように
してもよい。データ識別フラグは、２種のフラグを持ち
、その一方のフラグは単位データがアドレスコントロー
ルコードヲ含むか否かの識別に使用する。他方のデータ
識別フラグは単位データに含まれており、単位データの
識別に用いる。

本発明の装置によれば、従来使用されていたマイクロコ
ードがデータ識別フラグの付された２以上の単位データ
に分割されるので、マイクロコートの語長が短くなり、
マイクロプログラムメモリを構成するメモリ累子のチッ
プ数を少なくすることができる。

一実施例− 第１図は本発明のマイクロプログラム制御装置の基本的
な実施例のブロック図で、第２図は本発明のマイクロプ
ログラム制御装置に使用するマイクロコードの実施例の
ビット構成図である。

本発明の装置で使用されるマイクロコード１１は、単位
データ１２と、データ識別フラグ１３とを含んでいる。

池に必要なコード等があればこれに適宜連結される。こ
れらの語長や位置関係は任意である。

単位データ１２は、従来１連のマイクロコードに含まれ
ていたアドレスコントロールコード、ソースインストラ
クション、シンクインストラクション等の内容のデータ
である。この語長は上記各種のデータのうち最も長いも
のにあわせて設定する。アドレスコントロールコードや
各インストラクションを更に分割して単位データとして
もさしつかえないが、データ処理回路の構成およびデー
タ処理の速度を考慮して、上記アドレスコントロールコ
ードや各インストラクションのいずれも全長格納できる
署長のマイクロプログラムメモリを使用するのが好まし
い。この実施例のマイクロコードの語長は、従来のマイ
クロインストラクションのそれの約′３分の１程度であ
る。

このマイクロプログラム制御装置は、マイクロプログラ
ムメモリ１４と、マイクロシーケンサ１５と、データ処
理回路１７とから構成されている。マイクロプログラム
メモリ１４から出力されるマイクロコード１１に含まれ
ている単位データ１２およびデータ識別フラグ１３は、
マイクロシーケンサ１５とデータ処理回路１７とに入力
される。マイクロシーケンサ１５の出力するマイクロア
ドレス１６はマイクロプログラムメモリ１４に入力され
る。

マイクロシーケンサ１５は、データ識別フラグ１３によ
って単位データ１２がアドレスコントロールコードを含
むものであるかどうかを識別する。

単位データ１２がアドレスコントロールコードを含むも
のである場合には、そのアドレスコントロールコードに
対応するマイクロアドレスを作成して出力する。これは
、アドレスコントロールコードそのままを出力する場合
、必要な条件等を加味してマイクロアドレスを作成し出
力する場合等種々の方法がある。

更にマイクロシーケンサ１５は、データ識別フラグ１３
によって、単位ケーク１２がアドレスコントロールコー
ドを含まないものであることを認識したときは、次に出
力すべきマイクロアドレス１６を、その前に出力したマ
イクロアドレス１６から算出して出力する。この方法と
しては、初期値として設定されたマイクロアドレスに、
インクリメントあるいはデクリメントカウンタ等を用い
て演算した結果から次マイクロアドレスを算定する方法
がある。これ以外にも、一定のルールを定めて、直前に
出力したマイクロアドレスから次に出力すべきマイクロ
アドレスを求めて出力するようにしてもよい。マイクロ
アドレスの初期値は、新しいアドレスコントロールコー
ドが入力するごとにそれに対応するマイクロアドレスに
書き改められる。

こうして、マイクロシーケンサ１５からは、マイクロア
ドレスの初期値が書き改められる周期で一定のルールに
従って算定された一連のマイクロアドレス１６が出力さ
れる。これに応じて一連のマイクロコード１１がマイク
ロプログラムメモリ１４から出力される。この一連のマ
イクロコード１１が従来のマイクロプログラム制御装置
で使用されたマイクロコード１個に相当し、データ処理
回路１７によって個々にあるいは合成されてマ・ｆりロ
インストラクション１８として出力される。

データ処理回路１７は、マイクロプログラムメモリ１４
から入力された単位データ１２の種石をデータ識別フラ
グ１３によって識別し、そのまま出力すべき場合は、そ
の単位データ１２をマイクロインストラクション１８と
して出力する。また、例えば単位データ１２の２種また
はそれ以上を、レジスタ等に蓄積し、適宜連結してマイ
クロインストラクション１８とし、所定のタイミングで
出力する。データ処理回路１７から出力されたマイクロ
インストラクション１８は、マイクロコンピュータの別
口路例えばＡＬＵ等で実行される。

ここで、データ識別フラグ１３を、単位データ１２がア
ドレスコントロールコードであるか否かを識別するため
の１ビツトの第１のフラグと、単位データ１２が他のど
のような種類のデータであるかを識別する１ないし数ビ
ットの第２のフラグとに分割すると、第２のフラグの部
分は単位データ１２に含ませて使用することができる。

この場合データ識別フラグ１３は１ビツトだけでよく、
単位データ１２がアドレスコントロールコードで１　あ
るときは第２のフラグは不要なので、アドレスコントロ
ールコード用として１ビツトないし数ビツト余分にとる
ことができる。

本発明のマイクロプログラム制御装置の更に具体的な実
施例のブロック図を第３図に示す。

この装置は、マイクロプログラムメモリ１４と、マイク
ロシーケンサ１５と、データ処理回路１７と、これらの
動作タイミングを制御するクロック発生回路１９とを有
している。

マイクロプログラムメモリ１４に格納されてξ゛・るマ
イクロコードは、単位データ１２と、：Ｔ、ｓ　ｘつフ
ラグ２１とで構成され、単位データ１２には、第２のフ
ラグ２２が含まれている。

１位ｆ　−夕１２は、アドレスコントロールニードと、
ソースインストラクションと、シンクインストラクショ
ンの３種のうちいずれかのデータから成る。第１のフラ
グ２１は、単位データ１２がアドレスコントロールコー
ドのトキハ“’１　、−れ以外のときは“０”が設定さ
れた１ビツト構成のフラグである。第２のフラグは、単
位データ１２がソースインクトラクションのときは”　
０　”、シンクインストラクションのときは“１”と設
定された１ピツ）ｌ成のフラグである。単位データ１２
がアドレスコントロールコードのときはこの第２のフラ
グは使用しない。従って、アドレスコントロールコード
は池のインストラクションよりも１ビット多い語長とさ
れる。アドレスコントロールコードの右端のビットが“
０”か“１　”か不明なことはいうまでもない。

マイクロシーケンサ１５は、入力されたアドレスコント
ロールコードの一部を加工処理する分岐回路２４と、上
記アドレスコントロールコードの池の一部および分岐回
路２４から人力する信号とから得ちれたマイクロアドレ
スをラッチし、所定の演算処理をして出力するプログラ
ムカウンタ２５を有している。このマイクロシーケンサ
１５は、アドレスコントロールコードを外部条件２６に
応じて加工してマイクロアドレスを得て、これを出力す
るとともに、そのマイクロアドレスに、クロック発生回
路１９から人力するクロック２０のタイミングにあわせ
て１を加算して順次マイクロアドレス１６として出力す
る。プログラムカウンタ２５のリセット端子１０へ入力
する第１のフラグ２１が“１”のときは、このマイクロ
シーケンサ１５に入力するアドレスコントロールコード
に対応するマイクロアドレスが、プログラムカウンタ２
５の初期値として書き改められる。

データ処理回路１７は、単位データ１２を受は入れる２
個のセレクタ２７．２８と、その出力を上位ビット側（
図の左側とする）と下位ビット側（図の右側とする）と
に分けて蓄積するレジスタ２９と、セレクタ２７に入力
する第２のフラグ２２の値を反転するインパーク３０と
、第１のフラグの値を反転するインバータ３１と、この
インバータ３１の出力とクロック発生回路１９のクロッ
ク２０とのアンドをとってレジスタ２９に夕・イミング
パルス３３を送るアンド回路３２とからｊＪ成されてい
る。

各セレクタ２７．２８はいずれもセレクタ端子Ｓへの人
力信号が“１”のとき入力端子Ｂに入力したデータを出
力し、セレクタ端子Ｓへの人力（信号が“０”のときは
入力端子Ａに入力したデータを出力するものである。レ
ジスタ２９は、その中に蓄積したデータを、タイミング
パルス３３が入力したとき出力する素子である。

以上の装置は、次のように作動する。そのタイムチャー
トを第４図に示す。

本実施例では、次のように、マイクロアドレスがＰメＣ
接した３（固で一組となったマイクロコートでで清成さ
れたマイクロブロクラムがマイクロプロクラムメモリ；
二ｉ３　各Ｌ）されている。

（列えばマイクロアドレスが初期イ直Ｎのとき、マイク
ロコードは第１のフラグ２１がｒｒ　□　Ｉ＋、第２の
フラグ２２も“０″、単位データ１２はソースインスト
ラクションとされている。

また、マイクロアドレスが初期値Ｎの次すなわち、Ｎ十
１のときは第１のフラグ２１は“０′”、第２のフラグ
２２は“１”、単位データ１２はシンクインストラクシ
ョンとされ、マイクロアドレスがＮ＋２のとき、第１の
フラグ２１は“１′″、第２のフラグ２２は無し、単位
データ１２はアドレスコントロールコードとされている
。このようにマイクロコードが３個で一組となっており
、初期イ］ＩＩ〔Ｎがわかれば他の２個のマイクロコー
ドのマイクロアドレスはインクリメントカウンタで自動
釣に算出することができる。

まず、マイクロプログラムの実行開始時には、外部条件
２６等の人力があって、カウンタ２５（二マーｒクロア
ドレス１６が初期値として記憶されかつラッチされて、
次のタイミングでマイクロプロクラムメモリ１４に送り
出される。このとき○マイクロアドレスをＮ番地とする
と、マイクロプログラムメモリ１４のＮ番地のマイクロ
コードが出力される。単位データ１２は上述したとおり
、ソースインストラクションである。このとき、セレク
タ２７と２８の各入力端子Ｂには単位データ１２が入力
するが、セレクタ２７のセレクタ端子Ｓへの入力信号の
みが“１″′となるから、セレクタ２７の出力側にこの
単位データ１２が出力されて、レジスタ２９の上位ビッ
ト側にラッチされる。

一方、セレクタ２８は、そのセレクト端子Ｓへの入力信
号が“０”だから、入力端子Ａから人力した（信号を出
力する。この信号はレジスタ２９の下位ビット側にマイ
クロプログラム開始前からラッチされていたもので、そ
の内容は不明である。このとき、第１のフラグ２１は“
０”だから、インパーク３１を経てアンド回路に“１”
が人力されるユクロツク発生回路１９からのクロック２
０は、この動作中はアンド回路３２へ“′１”を人力す
るかみ、タイミングパルス３３は“１”となる。従って
、レジスタ２９はセレクタ２８からの出力データをラッ
チし出力可能な状態となっている。このとき、レジスタ
２９の出力側では、必要ならば、レジスタの上位ビット
側にラッチされたソースインストラクションをその出力
端子３４から取り入れることが可能となる。

このタイミングチャートは第４図に示すように、マイク
ロアドレスがＮのときソースインストラクション４０が
読み込まれ、タイミングパルス３３が”　ｔ　”である
。これを状態Ｎとする。

次のクロック２０がカウンタ２５に人力すると、カウン
タ２５は先に記憶したマイクロアドレスＮに１を加えた
マイクロアドレスＮ＋１を出力する。

マイクロプログラムメモリ１４は、これに従って、第１
のフラグが０″゛、単位データ１２がシンクインストラ
クションから成るマイクロコードを出力する。第２のフ
ラグ２２は“１″である。このとき、セレクタ２７と２
８の各入力端子Ｂには単位データ１２が入力するが、セ
レクタ２８のセレクト端子Ｓへの人力信号のみが“１”
となるから、セレクタ２８の出力側にこの単位データ１
２が出力されて、レジスタ２９の下位ビット側にラッチ
される。一方、セレクタ２７は、そのセレクト硝子Ｓへ
の入力信号が′０”だから、入力２１Ｍ子Ａから入力し
た信号を出力する。この信号はレジスタ２９の上位ビッ
ト側に先にラッチされたソースインストラクションであ
る。この時点で、レジスタ２９には、ソースインストラ
クションとシンクインストラクションとが連結されてラ
ッチされる。

このとき、第１のフラグ２１は°０”だから先に説明し
たと同様に、レジスタ２９にラッチされた２つのインス
トラクションは出力端子３４．３５から同時出力が可能
な状態になっている。

外部装置は、ソースインストラクションとシンクインス
トラクションを個別に使用する場合は個々のタイミング
で、一体に使用する場合はこのときに両者同時にデータ
として取り込むことができる。これを状ｊ９　Ｎ　＋　
１とする。

次のクロック２０がカウンタ２５に入力すると、マイク
ロアドレスは更に１加算されてマイクロアドレスＸ千２
が出力される。これによ−、て、第１のフラグ２１が’
　１　”　、単位データ１２がアドレスコントロールコ
ードのマイクロコードがマイク、ロブログラムメモリ１
４から出力される。

第１のフラグ２１が“１”のときは、カウンタ２５は先
に記憶した初期値Ｎを消去して、単位データ１２に基づ
いて分岐回路２４を経て作成された新たなマイクロアド
レスＭを記憶する。このとき第２のフラグ２２に相当す
る個所のデータは０′”か１゛°か不明であるが、単位
データ１２はセレクタ２７．２８のいずれかを通過して
レジスタ２９にラッチされる。ところが、第１のフラグ
２１が”　１　”のときはインバータ３１を経てアンド
回路３２へ信号″０”が入力し、クロック２０のいかん
にかかわらずアンド回路３２０タイミングパルス３３は
“０゛°となる。

従ってこの単位データはレジスタ２９に取り込まれない
。これを状態Ｎ＋２とする。

以上のように状態Ｎ、　Ｎ工１、Ｎ＋２のＪ・１ヱ１：
こｉ、：；。

作が完了すると次に初期１直設定されたマイクロアドレ
スＭがマイクロプログラムメモリ１４に、に：込まれる
。こうして状態Ｍ、Ｍ＋１、＞／］　−４−２が次に実
行され、同様の動作がくり返される。

なお上記実施例において、レジスタ２９へ書き込まれた
マイクロインストラクションを出力１子３４．３５から
取り出すタイミングは、マイクロインストラクションを
実行する外部の装置の設計によって種々変更が可能で、
それに応じた回路ｔ５￥成に変更することができる。ま
た、上記実施例のように、あらかじめ単位データの種類
がマイクロアドレスの規則性により明確になっている場
合、第２のフラグは必ずしも必要とせず、例えばカウン
タの出力によってセレクタ２７．２８を制御するように
してもよい。

一発明の効果」 以上説明した本発明のマイクロプログラム制御装置は、
従来使用されていたマイクロコードを分割してマイクロ
コードの語長を短くすることができるので、マイクロプ
ログラムメモリに使用するメモリ素子のチップ数を少な
（できる。

これによって、マイクロプログラム制御装置の小型化、
簡素化等を図ることができ、その設計上の自由度を増し
性能向上に寄与することができる。

【図面の簡単な説明】

第１図は本発明のマイクロプログラム制御装置の基本的
な実施例のブロック図、第２図は本発明のマイクロプロ
グラム制御装置のマイクロプログラム用マイクロコード
のビット構成図、第３０図はその更に具体的な実施例の
ブロック図、第４図はその動作時のタイムチャート、第
５図は従来のマイクロコードのビット構成図、第６図は
その実行をさせる回路のブロック図である。 １１・・・・・・マイクロコード、 １２・・・・・・単位データ、 １３・・・・・・データ識別フラグ、 １４・・・・・・マイクロプログラムメモリ、１５・・
・・・・マイクロシーケンサ、１６・・・・・・マイク
ロアドレス、 １７・・・・・・データ処理回路、 １８・・・・・・マイクロインストラクション、２１・
・・・・・第１のフラグ、 ２２・・・・・・第２のフラグ。 出　願　人　　　　富士ゼロックス株式会社代　　理　
　人　　　　　　弁理士　　山　　内　　梅　　雄第１
図 第２図 第４図

Claims (1)

1. 【特許請求の範囲】 １、単位データとこの単位データの種類を識別するデー
   タ識別フラグとを含むマイクロコードから成るマイクロ
   プログラムを格納したマイクロプログラムメモリと、こ
   のマイクロプログラムメモリから出力されるマイクロコ
   ードの単位データがアドレスコントロールコードを含む
   ときこれに対応するマイクロアドレスを出力し、単位デ
   ータがアドレスコントロールコードを含まないとき次に
   出力すべきマイクロアドレスをその前に出力したマイク
   ロアドレスから算定して出力するマイクロシーケンサと
   、前記マイクロプログラムメモリから出力されたマイク
   ロコードの単位データを前記データ識別フラグに基づい
   て識別して所定の出力ラインに出力するデータ処理回路
   とから構成されたことを特徴とするマイクロプログラム
   制御装置。 ２、マイクロシーケンサは、単位データがアドレスコン
   トロールコードを含むときアドレスコントロールコード
   に対応するマイクロアドレスを初期値として設定し、単
   位データがアドレスコントロールコードを含まないとき
   、直前に出力したマイクロアドレスに定数を加算して次
   に出力すべきマイクロアドレスを算定するマイクロプロ
   グラムカウンタを有することを特徴とするマイクロプロ
   グラム制御装置。 ３、データ処理回路は、マイクロプログラムメモリから
   連続して出力される単位データを蓄積して２以上の単位
   データを連結して出力するレジスタを有することを特徴
   とする特許請求の範囲第１項または第２項記載のマイク
   ロプログラム制御装置。 ４、データ識別フラグは、単位データがアドレスコント
   ロールコードを含むか否かを識別する第１のフラグと、
   単位データの種類を識別する第２のフラグとから成り、
   前記第２のフラグは単位データの一部に含まれているこ
   とを特徴とする特許請求の範囲第３項記載のマイクロプ
   ログラム制御装置。