JPS5983410A - 差動入力回路 - Google Patents
差動入力回路Info
- Publication number
- JPS5983410A JPS5983410A JP57193457A JP19345782A JPS5983410A JP S5983410 A JPS5983410 A JP S5983410A JP 57193457 A JP57193457 A JP 57193457A JP 19345782 A JP19345782 A JP 19345782A JP S5983410 A JPS5983410 A JP S5983410A
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- JP
- Japan
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- transistor
- current
- input
- trs
- transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、入力回路に関し、更に具体的にけ、帰還回路
により、入力端子に入力電流と等しい電流を帰還するこ
とＫよシ、入力電流を減少させる入力バイアス電流相殺
回路ＫＫする。
により、入力端子に入力電流と等しい電流を帰還するこ
とＫよシ、入力電流を減少させる入力バイアス電流相殺
回路ＫＫする。
従来の、入力電流帰還回路を第１図に示す。その動作は
、以下の通りである。電流源１の電流を、■とすると、
入力ｎｐｎ）ランジスタ２には、電流Ｉが流れ、そのベ
ースには工／βＮ（但しβＮはトランジスタの電流利得
）の電流が流れる。すなわち、帰還回路を用いないとき
はこの電流を入力端子より、引き込むことになる。しか
し、ｎｐｎ）ランジスタ４にも、電流■が流れるため、
ｐｎｐトランジスタ５には工／βＮが流れ、該トランジ
スタ５とカレントミラー回路を構成するｐｎｐ トラン
ジスタ６にもＩ／βＮが流れる。これがｎｐｎ）ランジ
スタ２のペース電流に供給されるため、入力端子３より
、引き込む電流は打ち消される。この回路の問題点け、
帰還回路の、ｐｎｐトランジスタ５．６を低電流域で用
いていることである。すなわち、一般に知られるように
、バイポーラトランジスタを低電流穢で用いると、トラ
ンジション周波数ｆＴが劣化し、回路の周波数特性が悪
くなり、かつ電流利得が、小さくなり相対的に、カレン
トミラー回路のベース電流分の、誤差の割合が増大し電
流比に誤差を生じる。すなわち、ｎｐｎ ）ランジスタ
２のベース電流とｉｐ”Ｔ”トランジスタ６のコレクタ
電流との間の誤差が発生しやすくなり、相殺できなくな
るということが挙げられる。
、以下の通りである。電流源１の電流を、■とすると、
入力ｎｐｎ）ランジスタ２には、電流Ｉが流れ、そのベ
ースには工／βＮ（但しβＮはトランジスタの電流利得
）の電流が流れる。すなわち、帰還回路を用いないとき
はこの電流を入力端子より、引き込むことになる。しか
し、ｎｐｎ）ランジスタ４にも、電流■が流れるため、
ｐｎｐトランジスタ５には工／βＮが流れ、該トランジ
スタ５とカレントミラー回路を構成するｐｎｐ トラン
ジスタ６にもＩ／βＮが流れる。これがｎｐｎ）ランジ
スタ２のペース電流に供給されるため、入力端子３より
、引き込む電流は打ち消される。この回路の問題点け、
帰還回路の、ｐｎｐトランジスタ５．６を低電流域で用
いていることである。すなわち、一般に知られるように
、バイポーラトランジスタを低電流穢で用いると、トラ
ンジション周波数ｆＴが劣化し、回路の周波数特性が悪
くなり、かつ電流利得が、小さくなり相対的に、カレン
トミラー回路のベース電流分の、誤差の割合が増大し電
流比に誤差を生じる。すなわち、ｎｐｎ ）ランジスタ
２のベース電流とｉｐ”Ｔ”トランジスタ６のコレクタ
電流との間の誤差が発生しやすくなり、相殺できなくな
るということが挙げられる。
そこで、本発明の目的は、このようにｐｎｐ）ランジス
タを、低電流域で用いることなく、入力電流を相殺させ
、かつ、周波数特性のよい、入力回路を提供することに
ある。
タを、低電流域で用いることなく、入力電流を相殺させ
、かつ、周波数特性のよい、入力回路を提供することに
ある。
すなわち、本発明け、ベースに入力信号が供給され、エ
ミッタが電流源を介して第１の定電位に接続された第１
の（入力）トランジスタのコレクタと第２の定電１位間
にこのトランジスタと同極性の第２のトランジスタをカ
スケード接続するとともに、これら第１および第２のト
ランジスタと逆極性を有し、かつ、それぞれのベースが
第１および第２のトランジスタのベースに接続、された
第３および第４のトランジスタを第１および第２０定電
位間にカスケード接続した入力回路を提供するものであ
る。
ミッタが電流源を介して第１の定電位に接続された第１
の（入力）トランジスタのコレクタと第２の定電１位間
にこのトランジスタと同極性の第２のトランジスタをカ
スケード接続するとともに、これら第１および第２のト
ランジスタと逆極性を有し、かつ、それぞれのベースが
第１および第２のトランジスタのベースに接続、された
第３および第４のトランジスタを第１および第２０定電
位間にカスケード接続した入力回路を提供するものであ
る。
このよう力構咬の入力回路によれば、入力電流の帰還回
路をトランジスタの特性を十分に発揮できる電流域で用
いることができるため、入力電流相殺の精度および周波
数特性を向上することができる。
路をトランジスタの特性を十分に発揮できる電流域で用
いることができるため、入力電流相殺の精度および周波
数特性を向上することができる。
以下、本発明を図面を参照して詳細に説明する。
第２図は、本発明の一実施例を示すものである。
図において、１１はｎｐｎ）ランジスタであり、ベース
が入力端子１５に接続され、またエミッタが出力端子が
１６に接続されるとともに電流源１０を介して定電位Ｖ
ＫＫ１８に接続されている。とのｎｐｎ）ランジスタ１
１のコレクタと、定電位Ｖｃｃ】７間にはｎｐｎトラン
ジスタ１１と同極性の、即ち、ｎ ｐ ｎ ｔＵＪのト
ランジスタ１２がカスケード接続されている。すなわち
、トランジスタ１２のエミッタがトランジスタ１１のコ
レクタに、またコレクタが定電位Ｖｃｃ １７にそれぞ
れ接続されている。一方前記定電位ＶＩＥ １８とＶＣ
Ｃ１７との間にＩｒｆ：、ｎｐｎ トランジスタ１１お
よび１２と逆極性の、即ちｐｎｐ型のトランジスタ１３
および１４がカスケード接続されている。すなわち、ト
ランジスタ１３のコレクタが定電位Ｖ１！！ｗ ＩＢに
接続されエミッタがトランジスタ１４のコレクタに、ま
たトランジスタ１４のエミッタが定電位Ｖｃｃ１７に他
ぞれ接続されている。またこれらｐｎｐトランジスタ１
３および１４のベースは前記ｎｐｎ ）ランジスタ１１
および１２のベースにそれぞれ接続されている。
が入力端子１５に接続され、またエミッタが出力端子が
１６に接続されるとともに電流源１０を介して定電位Ｖ
ＫＫ１８に接続されている。とのｎｐｎ）ランジスタ１
１のコレクタと、定電位Ｖｃｃ】７間にはｎｐｎトラン
ジスタ１１と同極性の、即ち、ｎ ｐ ｎ ｔＵＪのト
ランジスタ１２がカスケード接続されている。すなわち
、トランジスタ１２のエミッタがトランジスタ１１のコ
レクタに、またコレクタが定電位Ｖｃｃ １７にそれぞ
れ接続されている。一方前記定電位ＶＩＥ １８とＶＣ
Ｃ１７との間にＩｒｆ：、ｎｐｎ トランジスタ１１お
よび１２と逆極性の、即ちｐｎｐ型のトランジスタ１３
および１４がカスケード接続されている。すなわち、ト
ランジスタ１３のコレクタが定電位Ｖ１！！ｗ ＩＢに
接続されエミッタがトランジスタ１４のコレクタに、ま
たトランジスタ１４のエミッタが定電位Ｖｃｃ１７に他
ぞれ接続されている。またこれらｐｎｐトランジスタ１
３および１４のベースは前記ｎｐｎ ）ランジスタ１１
および１２のベースにそれぞれ接続されている。
次に、この入力回路の動作を説明する。
電流源１０の電流を■とすると、ｎｐｎ）ランジスタ１
１にけ■が流れ、そのベースには、工／βＮが流れる。
１にけ■が流れ、そのベースには、工／βＮが流れる。
又、ｎｐｎトランジスタ１２も同様となる。したがって
ｔ ｐｎｐトランジスタ１４のコレクタ電流は、（β
ｐ／βＮ）・■となる。（イ日し、ｉｐは１１）ｎｒ）
トランジスタの電流利得）、さらに、ｐｎｐトランジス
タ １３にも（βｐ／／Ｎ）・■々る電流が流れ、その
ベース電流は、工／βＮとなり、トラン、ジスタ１．４
．１１は逆極性であるところから、各々のベース電流は
相殺され、入力端子１５より込き込む電流け々い。しか
し、実際には、ｎｐｎトランジスタ間、および、ｐｎｌ
’））ランジスタ間での不整合による誤差は発生するが
、１）ｎｌ））ランジスタとｎｐｎトランジスタ間の不
整合にはよらないため、単−半導体基板化が容易である
。ここで％ ｐｎＴ）トランジスタは、高電流域で用
いることができるため、周波数特性、電流利得、共に、
トランジスタの性能を十分に発揮できる範囲で用いるこ
とができる。尚この第２図の回路は第３図に示すように
第２図のｐｎｐトランジスタ１３．１４をｎｐｎ ）ラ
ンラスタ２ス２３にまた、ｎｐｎ）ランジスタ１１，１
２をｐｎｐトランジスタ２０．２１に各々蓋き換えても
よい。
ｔ ｐｎｐトランジスタ１４のコレクタ電流は、（β
ｐ／βＮ）・■となる。（イ日し、ｉｐは１１）ｎｒ）
トランジスタの電流利得）、さらに、ｐｎｐトランジス
タ １３にも（βｐ／／Ｎ）・■々る電流が流れ、その
ベース電流は、工／βＮとなり、トラン、ジスタ１．４
．１１は逆極性であるところから、各々のベース電流は
相殺され、入力端子１５より込き込む電流け々い。しか
し、実際には、ｎｐｎトランジスタ間、および、ｐｎｌ
’））ランジスタ間での不整合による誤差は発生するが
、１）ｎｌ））ランジスタとｎｐｎトランジスタ間の不
整合にはよらないため、単−半導体基板化が容易である
。ここで％ ｐｎＴ）トランジスタは、高電流域で用
いることができるため、周波数特性、電流利得、共に、
トランジスタの性能を十分に発揮できる範囲で用いるこ
とができる。尚この第２図の回路は第３図に示すように
第２図のｐｎｐトランジスタ１３．１４をｎｐｎ ）ラ
ンラスタ２ス２３にまた、ｎｐｎ）ランジスタ１１，１
２をｐｎｐトランジスタ２０．２１に各々蓋き換えても
よい。
また、このような入力回路は第４図に示すように差動増
幅器の入力回路に適用できる。
幅器の入力回路に適用できる。
第１図は、従来の入力バイアス電流相殺回路を示す図、
第２図および第３図はそれぞれ本発明による入力回路の
実施例を示す図、第４図は本発明を差動増幅器の入力回
路に適用した例を示す図である。 １．１０、・・・電流源 ２．４，１１，１２．２２，２３・・・ｎｐｎバイポー
ラトランジスタ３．１５、・・・入力端子 ５．６．１３、】４．２０１２］、 ・ ｐｎｐバイポ
ーラトランジスタ７．１６、・・出力端子 ８．９．１７．１８、・・・定電位 代理人 弁理士 則 近 憲 佑（ほか１名）第１図 第２図 第８図
第２図および第３図はそれぞれ本発明による入力回路の
実施例を示す図、第４図は本発明を差動増幅器の入力回
路に適用した例を示す図である。 １．１０、・・・電流源 ２．４，１１，１２．２２，２３・・・ｎｐｎバイポー
ラトランジスタ３．１５、・・・入力端子 ５．６．１３、】４．２０１２］、 ・ ｐｎｐバイポ
ーラトランジスタ７．１６、・・出力端子 ８．９．１７．１８、・・・定電位 代理人 弁理士 則 近 憲 佑（ほか１名）第１図 第２図 第８図
Claims (1)
- ペースに入力信号が供給されエミッタが電流源を介して
第１の定電位に接続された第１のトランジスタと、この
第１のトランジスタと同極性を有し該第１のトランジス
タのコレクタと第２の定電位間にカスケード接続された
第２のトランジスタと、前記第１および第２の定電位間
釦カスケード接続された前記第１および第２のトランジ
スタとｊは逆極性で且つそれぞれのベースが前記第１お
よび第２のトランジスタのペースに接続された第３およ
び第４のトランジスタとを備えることを特徴とする入力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193457A JPS5983410A (ja) | 1982-11-05 | 1982-11-05 | 差動入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193457A JPS5983410A (ja) | 1982-11-05 | 1982-11-05 | 差動入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5983410A true JPS5983410A (ja) | 1984-05-14 |
| JPH0454403B2 JPH0454403B2 (ja) | 1992-08-31 |
Family
ID=16308315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57193457A Granted JPS5983410A (ja) | 1982-11-05 | 1982-11-05 | 差動入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5983410A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007526693A (ja) * | 2004-02-27 | 2007-09-13 | アナログ デバイセス インコーポレーテッド | 入力バイアス電流の相殺回路を有したバイポーラ差動入力段 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200610A (ja) * | 1982-05-18 | 1983-11-22 | Sony Corp | 高入力インピーダンス回路 |
-
1982
- 1982-11-05 JP JP57193457A patent/JPS5983410A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200610A (ja) * | 1982-05-18 | 1983-11-22 | Sony Corp | 高入力インピーダンス回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007526693A (ja) * | 2004-02-27 | 2007-09-13 | アナログ デバイセス インコーポレーテッド | 入力バイアス電流の相殺回路を有したバイポーラ差動入力段 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0454403B2 (ja) | 1992-08-31 |
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