JPS5981950A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
- Publication number
- JPS5981950A JPS5981950A JP57191449A JP19144982A JPS5981950A JP S5981950 A JPS5981950 A JP S5981950A JP 57191449 A JP57191449 A JP 57191449A JP 19144982 A JP19144982 A JP 19144982A JP S5981950 A JPS5981950 A JP S5981950A
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- JP
- Japan
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- data
- data transfer
- transfer
- transfer rate
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0262—Arrangements for detecting the data rate of an incoming signal
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、複数のデータ処理装置間でデータ転送を行
なうシステムにおけるデータ転送制御方式に関する。
なうシステムにおけるデータ転送制御方式に関する。
一般に、複数のデータ処理装置間でデータ転送を行なう
場合、各装置のデータ処理能力および各装置間に介在す
るモデム等の特性などに応じてデータ転送速度を決定す
る必要がある０このデータ転送速度には、１２００ ｂ
ｐｓ 、２４００ｂｐｓ 、 ４８００ ｂｐｓ 、
９６００ ｂｐｓ等の標準があり、転送する装置により
設定される。
場合、各装置のデータ処理能力および各装置間に介在す
るモデム等の特性などに応じてデータ転送速度を決定す
る必要がある０このデータ転送速度には、１２００ ｂ
ｐｓ 、２４００ｂｐｓ 、 ４８００ ｂｐｓ 、
９６００ ｂｐｓ等の標準があり、転送する装置により
設定される。
具体的には、例えば第１図に示すようなデータ処理シス
テムにおいて、１台のＣＰＵ １と複数の端末装置Ｔ１
〜Ｔｎ間でデータ転送を行なうものとする。この場合、
ＣＰＵ １と端末装置Ｔ１〜Ｔｎ間のデータ転送は、
インターフェース回路２を介して行なわれる。このイン
ターフェース回路２は、通常端末装置Ｔ１〜Ｔｎ毎に対
応した複数の回路１１〜Ｉｎからなる０また、例えば遠
距離にある端末装置’ｒ４． Ｔ、とＣＰＵ １間では
、インターフェース回路Ｉ４１ Ｔ５およびモデム３を
介してデータ転送が行なわれる。
テムにおいて、１台のＣＰＵ １と複数の端末装置Ｔ１
〜Ｔｎ間でデータ転送を行なうものとする。この場合、
ＣＰＵ １と端末装置Ｔ１〜Ｔｎ間のデータ転送は、
インターフェース回路２を介して行なわれる。このイン
ターフェース回路２は、通常端末装置Ｔ１〜Ｔｎ毎に対
応した複数の回路１１〜Ｉｎからなる０また、例えば遠
距離にある端末装置’ｒ４． Ｔ、とＣＰＵ １間では
、インターフェース回路Ｉ４１ Ｔ５およびモデム３を
介してデータ転送が行なわれる。
ここで、インターフェース回路２は従来、例えば第２図
に示すように構成されている◎例えば、ＣＰＵ １から
所定の端末装置（例えばＴ１とする）にデータを送信す
る場合、データはまずコントロール回路４に与えられる
。このコントロール回路４は、送信回路５の動作を制御
し、さらに例えば送信されるデータにスタートおよびス
トップビットを付加するなどの処理を行なって、データ
を送信回路５に出力する。送信回路５は、タイミングコ
ントロール回路６から送られる転送タイミング信号によ
り決定されるデータ転送速度およびタイミングでデータ
を端末装置ｆｉｔＴ１に送信することになる。この場合
、タイミングコントロール回路６は、コン） ｏ −段
回路４によシ動作を制御され、予めマニュアル等で操作
される転送速度切替スイッチ７で設定されるデータ転送
速度に対応する転送タイミング信号全出力することにな
る。また、端末装置Ｔ１からのデータを、ＣＰＵ １が
受信する場合、データは受信回路８およびコントロール
回路４を経てＣＰＵ ｌに転送される。この場合、受信
回路８は、上記送信回路５と同様にコントロール回路４
により動作を制御される。さらに、データを受信する際
のタイミングも、上記と同様にタイミングコントロール
回路６の転送タイミング信号によシ決定される。
に示すように構成されている◎例えば、ＣＰＵ １から
所定の端末装置（例えばＴ１とする）にデータを送信す
る場合、データはまずコントロール回路４に与えられる
。このコントロール回路４は、送信回路５の動作を制御
し、さらに例えば送信されるデータにスタートおよびス
トップビットを付加するなどの処理を行なって、データ
を送信回路５に出力する。送信回路５は、タイミングコ
ントロール回路６から送られる転送タイミング信号によ
り決定されるデータ転送速度およびタイミングでデータ
を端末装置ｆｉｔＴ１に送信することになる。この場合
、タイミングコントロール回路６は、コン） ｏ −段
回路４によシ動作を制御され、予めマニュアル等で操作
される転送速度切替スイッチ７で設定されるデータ転送
速度に対応する転送タイミング信号全出力することにな
る。また、端末装置Ｔ１からのデータを、ＣＰＵ １が
受信する場合、データは受信回路８およびコントロール
回路４を経てＣＰＵ ｌに転送される。この場合、受信
回路８は、上記送信回路５と同様にコントロール回路４
により動作を制御される。さらに、データを受信する際
のタイミングも、上記と同様にタイミングコントロール
回路６の転送タイミング信号によシ決定される。
上記のようなインターフェース回路２によシ、ＣＰＵ
１と端末装置Ｔ１〜Ｔｎ間でデータ転送全行なうことが
できる。しかしながら、この場合端末装置Ｔ１〜Ｔｎ毎
にデータ処理能力等が異なれば、それぞれに対応するイ
ンターフェース回路■１〜Ｉｎ毎の送受信におけるデー
タ転送速度を変更する必要がある０すなわち、タイミン
グコントロール回路６の転送タイミング信号を、端末装
置Ｔｉ −Ｔｎ毎に設定する必要がある。この場合、上
記のように転送速度切替スイッチ７の操作によシ、設定
することになるが、使用する端末装置の種類が多い場合
には設定の組合せ等が複雑となる。そのため、従来では
データ転送速度の設定に誤まりが発生したり、また確実
に設定するには相描の注意が要求されるなど煩わしい面
があるなどの欠点があった。
１と端末装置Ｔ１〜Ｔｎ間でデータ転送全行なうことが
できる。しかしながら、この場合端末装置Ｔ１〜Ｔｎ毎
にデータ処理能力等が異なれば、それぞれに対応するイ
ンターフェース回路■１〜Ｉｎ毎の送受信におけるデー
タ転送速度を変更する必要がある０すなわち、タイミン
グコントロール回路６の転送タイミング信号を、端末装
置Ｔｉ −Ｔｎ毎に設定する必要がある。この場合、上
記のように転送速度切替スイッチ７の操作によシ、設定
することになるが、使用する端末装置の種類が多い場合
には設定の組合せ等が複雑となる。そのため、従来では
データ転送速度の設定に誤まりが発生したり、また確実
に設定するには相描の注意が要求されるなど煩わしい面
があるなどの欠点があった。
この発明は、上記の事情に鑑みてなされたもので、複数
のデータ処理装置間でデータ転送を行なうシステムにお
いて、簡単な操作で、データ処理装置に対応するデータ
転送速度を設定できるようにして、確実なデータ転送を
実現できるデータ転送制御方式全提供することを目的と
する。
のデータ処理装置間でデータ転送を行なうシステムにお
いて、簡単な操作で、データ処理装置に対応するデータ
転送速度を設定できるようにして、確実なデータ転送を
実現できるデータ転送制御方式全提供することを目的と
する。
すなわち、この発明においては、所定の端末装置から送
られるテストデータに基づいて、例えばＣＰＵにより適
切なデータ転送速度を検出する。この検出されたデータ
転送速度に対応する制御プ゛−夕に基づいて、データ転
送に必要な転送タイミング信号を出力するように制御す
るものである。
られるテストデータに基づいて、例えばＣＰＵにより適
切なデータ転送速度を検出する。この検出されたデータ
転送速度に対応する制御プ゛−夕に基づいて、データ転
送に必要な転送タイミング信号を出力するように制御す
るものである。
以下図面を参照してこの発明の一実施例について説明す
る。第３図はこの発明に係るデータ転送制御方式の構成
を示すブロック図で、１０は転送速度コントロールレジ
スタ（以下コントロールレジスタと称する）で、例えば
ＣＰＵから与えられる転送速度に対応する制御データを
格納する。タイミングコントロール回路６ ｉｄ 、コ
ントロールレジスタ１ｏの制御データにょυ設定される
データの送信および受信速度に応じた転送タイミング信
号φを送信回路５および受信回路８に供給する。なお、
他の構成は上記第２図と同様であるため、同一符号を付
して説明は省略する。
る。第３図はこの発明に係るデータ転送制御方式の構成
を示すブロック図で、１０は転送速度コントロールレジ
スタ（以下コントロールレジスタと称する）で、例えば
ＣＰＵから与えられる転送速度に対応する制御データを
格納する。タイミングコントロール回路６ ｉｄ 、コ
ントロールレジスタ１ｏの制御データにょυ設定される
データの送信および受信速度に応じた転送タイミング信
号φを送信回路５および受信回路８に供給する。なお、
他の構成は上記第２図と同様であるため、同一符号を付
して説明は省略する。
このような構成において、動作を説明すると、いま仮に
ＣＰＵ １と端末装置Ｔ１間でデータ転送を行なうもの
とする（第１図に示す）。まず、初期状態において、オ
ペレータ等が端末装置Ｔ１の例えばキービードを操作す
ることによシ、例えば第４図に示すようなテストデータ
Ｄが受信回路８に与えられるとする。この場合、オ被レ
ータ等は、例えばＣＲ（キャリツノ・リターン）キーを
操作して、上記のようなテストデータＤ全ＣＰＵ Ｊに
送信する。ＣＰＵ １は、初期状態では・般高速度で上
記のようなテストデータＤを受信する。すなわち、コン
トロールレジスタ１０には、ＣＰＵ ７から最高速度の
転送速度に応じた制御データが格納される。タイミング
コントロール回路６は、上記制御データによシ、第４図
に示すような転送タイミング信号φθを受信回路８に与
える。ＣＰＵ Ｊは、予め格納された転送速度検出用プ
ログラムに基づいて、受信したテストデータＤのデータ
サンプリング間隔にょシ端末装置Ｔ！との適切なデータ
転送速度を検出する・そして、この検出結果に基づいた
データ転送速度に対応する制御データが、コントロール
レジスタ１０にＣＰＵ１よシ格納される。タイミングコ
ントロール回路６は、コントロールレジスタ１０内の制
御データにより、例えば第４図に示すような転送タイミ
ング信号φｌｋ出力することになる。
ＣＰＵ １と端末装置Ｔ１間でデータ転送を行なうもの
とする（第１図に示す）。まず、初期状態において、オ
ペレータ等が端末装置Ｔ１の例えばキービードを操作す
ることによシ、例えば第４図に示すようなテストデータ
Ｄが受信回路８に与えられるとする。この場合、オ被レ
ータ等は、例えばＣＲ（キャリツノ・リターン）キーを
操作して、上記のようなテストデータＤ全ＣＰＵ Ｊに
送信する。ＣＰＵ １は、初期状態では・般高速度で上
記のようなテストデータＤを受信する。すなわち、コン
トロールレジスタ１０には、ＣＰＵ ７から最高速度の
転送速度に応じた制御データが格納される。タイミング
コントロール回路６は、上記制御データによシ、第４図
に示すような転送タイミング信号φθを受信回路８に与
える。ＣＰＵ Ｊは、予め格納された転送速度検出用プ
ログラムに基づいて、受信したテストデータＤのデータ
サンプリング間隔にょシ端末装置Ｔ！との適切なデータ
転送速度を検出する・そして、この検出結果に基づいた
データ転送速度に対応する制御データが、コントロール
レジスタ１０にＣＰＵ１よシ格納される。タイミングコ
ントロール回路６は、コントロールレジスタ１０内の制
御データにより、例えば第４図に示すような転送タイミ
ング信号φｌｋ出力することになる。
このようにして、ＣＰＵ １と端末装置Ｔ１間でデータ
転送を行なう場合、端末装置Ｔ１のデータ処理能力等に
応じた適切なデータ転送速度を検出して設定することが
できる。この設定されたデータ転送速度に対応する転送
タイミング信号φｌを出力することによシ、適切な転送
速度でデータ転送を行なうことができる。すなわち、転
送タイミング信号φｌが送信回路５および受信回路８に
与えられることにより、ＣＰＵ Ｊと端末装置Ｔ１間で
データの送受信が確実に行なわれる。
転送を行なう場合、端末装置Ｔ１のデータ処理能力等に
応じた適切なデータ転送速度を検出して設定することが
できる。この設定されたデータ転送速度に対応する転送
タイミング信号φｌを出力することによシ、適切な転送
速度でデータ転送を行なうことができる。すなわち、転
送タイミング信号φｌが送信回路５および受信回路８に
与えられることにより、ＣＰＵ Ｊと端末装置Ｔ１間で
データの送受信が確実に行なわれる。
しかも、この場合上記のようにオペレータ等は、データ
転送を行なう端末装置の例えばキー（例えばＣＲキー）
操作を行なうだけで、極めて容易に適切なデータ転送速
度を検出して設定することができる。
転送を行なう端末装置の例えばキー（例えばＣＲキー）
操作を行なうだけで、極めて容易に適切なデータ転送速
度を検出して設定することができる。
以上詳述したようにこの発明によれば、複数のデータ処
理装置間でデータ転送を行なうシステムにおいて、簡単
な操作でデータ処理装置のデータ処理能力等に対応する
データ転送速度を検出できる。したがって、適切なデー
タ転送速度を設定して、このデータ転送速度にょシ確実
なデータ転送を行なうことができるものである０
理装置間でデータ転送を行なうシステムにおいて、簡単
な操作でデータ処理装置のデータ処理能力等に対応する
データ転送速度を検出できる。したがって、適切なデー
タ転送速度を設定して、このデータ転送速度にょシ確実
なデータ転送を行なうことができるものである０
第１図は従来のデータ転送システムの基本的構成図、第
２図は従来のインターフェース回路の構成を示すブロッ
ク図、第３図はこの発明の一実施例に係るデータ転送制
御方式のインターフェース回路の構成を示すブロック図
、第４図はその動作を説明するだめのタイミングチャー
トである。 １・・・ＣＰＵ、、？・・・インターフェース回路、３
・・・モテム、ｌ Ｏ・・・ｉＥ［速ｉコントロールレ
ジスタ。
２図は従来のインターフェース回路の構成を示すブロッ
ク図、第３図はこの発明の一実施例に係るデータ転送制
御方式のインターフェース回路の構成を示すブロック図
、第４図はその動作を説明するだめのタイミングチャー
トである。 １・・・ＣＰＵ、、？・・・インターフェース回路、３
・・・モテム、ｌ Ｏ・・・ｉＥ［速ｉコントロールレ
ジスタ。
Claims (1)
- 複数のデータ処理装置間でデータの送受信を行なう送信
回路および受信回路と、上記送信回路および受信回路の
それぞれに送受信速度およびタイミングを決定するデー
タ転送タイミング信号を供給するタイミングコントロー
ル手段ト、所定のデータ処理装置から送信されるテスト
データを上記受信回路で受信しそのテストデータに基づ
いてデータ転送速度を検出するデータ転送速度検出手段
と、仁のデータ転送速度検出手段によｐ検出されたｒ−
夕転送速度に対応する上記データ転送タイミング信号を
上記タイミングコントロール手段から出力するように制
御する転送速度コントロール手段とを具備したこと全特
徴とするデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57191449A JPS5981950A (ja) | 1982-10-30 | 1982-10-30 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57191449A JPS5981950A (ja) | 1982-10-30 | 1982-10-30 | デ−タ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5981950A true JPS5981950A (ja) | 1984-05-11 |
Family
ID=16274807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57191449A Pending JPS5981950A (ja) | 1982-10-30 | 1982-10-30 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5981950A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54116804A (en) * | 1978-03-03 | 1979-09-11 | Hitachi Ltd | Detection system for data communication rate |
| JPS5614747A (en) * | 1979-07-16 | 1981-02-13 | Toshiba Corp | Switchboard |
| JPS56162559A (en) * | 1980-05-20 | 1981-12-14 | Fujitsu Ltd | Start-stop synchronous communication system |
-
1982
- 1982-10-30 JP JP57191449A patent/JPS5981950A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54116804A (en) * | 1978-03-03 | 1979-09-11 | Hitachi Ltd | Detection system for data communication rate |
| JPS5614747A (en) * | 1979-07-16 | 1981-02-13 | Toshiba Corp | Switchboard |
| JPS56162559A (en) * | 1980-05-20 | 1981-12-14 | Fujitsu Ltd | Start-stop synchronous communication system |
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