JPS5979356A - 演算制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はソースサイクルとデスティネーションサイクル
がオーバーラツプして動作する計算様における演算制御
方式に関する。

〔発明の技術的背景とその問題点Ｊ ソースサイクルとデスティネーションサイクルがオーバ
ーランプして動作−ノーるパイプライン制御の計算機に
おいて、同一サイクルでデスティネーション指定とソー
ス指定が同一レジスタに対して発生したとき、ソース側
のバスへ出力されるデータはまだそのレジスタにはロー
ド（書込み）されておらず、デスティネーション側のバ
ス上に存在する。そこで従来はデスティネーション側バ
スからレジスタにロードしてから、該レジスタからデー
タを読出（−ソース側パスへ出力していた。従ってソー
ス側への出力が１サイクル遅れることになり、パイプラ
インの流れが乱れ処理が遅くなる欠点があった。

〔発明の目的」 本発明は前記欠点を除去し、パイプラインの流れを乱す
ことなくスムーズに高速な処理が実杓できるｌ彷瀞：　
１ｌｉ１４御方式を提供することを目的とする。

〔発明の概要」 本発明では、マイクロ命令をロードするレジスタのソー
スサイクル指定フィールドとデスティ不−ショノザイク
ル指定フィールドから信号を人力して同一サイクルで同
一レジスタに対して同時の指定が発生しだかどうかの検
出回路を殴り、この検出回路出力とマイクロ命令のデコ
ーダ出力とによってゲートを制御し、同時指定において
はバイパスケ゛−７１−を開いてデータをバイパスする
と共にレジスタの出力ゲートを閉じるようにし、レジス
タ上のデータネ在による・ξイブラインの乱れを妨止し
スムーズな高速処理ができるようにし／こものである。

〔発明の実施例〕

第１図は本発明の一実施例を示すブロック図である。同
図に卦いて（１１はマイクロプログラムが格納されてい
る制御メモリ、（２）はこの制御メモ１月１）より出力
されたマイクロ命令がロードされるマイクロ命令レジス
タ、（３）はこのレジスタ（２）　Ｋロードされたマイ
クロ命令をデコードするデコーダ、（４；は同一サイク
ルで同一レジスタに対しでデスティネーション指定とソ
ース指定が発生したかどうかの検出回路である。（５）
はデスティネーション指定のとき、演算結果が出力され
るＡバス（１００，１よりデータを取込み、ソース指定
のときは、演Ａ、のためにデータが出力されるＣバス（
２００）にデータを出力するレジスタ群である。（６）
はレジスタ群（５）の指定レジスタからＣバスへデータ
を出力するたののゲート、（力はＡパ、’、　（１００
）　ｊすＣバス（２ｉＪのへデータをバ１パスするゲー
トである。（２０はマイクロ命令レジスタ（２）のデス
ティネーション指定フィールド、Ｖυｔｊンース指定フ
ィールドである。００はゲート（７）を制御ｔｌｌする
制１ｉ４１回路（４）からの制御線、（ト）はゲート（
６）をｉｌ＋ｌＪ　ｆｉｌｌｌするデコーダ（３）から
の制ｆｍｌ　ｍである。なお、レジスタＩＪｆ　（５１
のアドレス指定はフィールドＱ功。

鴫２０によって行なわれるが、その接続ラインは省略さ
れている。

次に動作を説明する１、通常の処理は、制御ｉ＋１１メ
モリ（１）より読出さ第１．プヒマイクロ命令により実
行されている１、そこで、まずソース指定レジスタとデ
スティネーション指定レジスタが異なる演算の場合、サ
イクルｌ１ｌｎ−１でソース指定フィールトンｖにより
ソース指定されたレジスタ群（５）のレジスタＸよすＣ
バス（２（１０）へデータが出力され、演算が実行され
る。

そ１７て、次のサイクルＴ。でデスティネーション指定
フィールドＣ（）で指定されたレジスタｙへＡバス（１
００）から上記’ｔ＊　Ｈ１結果の取込みが実行される
。レジスタ１！ｌＩ′（５１ｋまサイクルの前半で読出
し、後半で蕾込みが可能なＲＡ　Ｍなどにより構成され
ている０次に、ソース指定レジスタとデスティネーショ
ン指定レジスタが同一である演算のｊ場合、’ｒｎ、で
上記フィールド００によりデステイ不−ソヨン指足され
たレジスタＸＫＴｎで上記フィールトンυによりソース
指定したとさ、′１゛。で必要なデータはレジスタ群（
！Ｊ）の指定レジスタｘＫは無く、Ａノパス（Ｉ　０ｔ
Ｊ）に出力されている。上記のような指定が発生し／む
ことを検出回路（４）で両フィールドＣＩ！Ｎ）とｆ２
υのレジスタアドレスが同一であることを検出し、制御
ｍ’Ａ　ＷｔＪ）をアクティブにする。制（１…線Ｘ１
（］からの＜＝号ｔ」、ゲート（力を開け、Ａバス（１
００）のデータをＣバス（２００）へバイパスさせ、ソ
ースデータとして取込めるようにする。それと同時にデ
コーダ（３）が作動し、デコーダ（３）は制側ｊ線ｑカ
をアクティブにし、バイパスが行なわれていることによ
り前記レジスタ群（５）の出力がＣバス（２００）上に
出ないようにするだめゲート（６）を閉じる。このサイ
クルでＡバス（１００）からレジスタ群（５）の指定レ
ジスタＸヘデステイネーションデータの書き込みも実行
する。

以上は、マイクロプログラミング１ＩＪｌｌ＃方式、ン
−スノくスか１つの、場合について述べたが、ワイヤー
ド制４ｉｉｌｌ方式ヤソースバスが複数の場合について
５尾、用できる。

（麗明の効果」 本う６明ｄ以上のようになるものであって、レジスタ上
のデータネ化によるパイプラインの乱れがおこらずスム
ーズな高速処理ができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 Ｊ　；　１ｔｌｌ　１＋Ｉｌメモリ、　　　２；ロード
レジスタ、３；デコーダ、　　　　４；検出回路、５；
レジスタ群、　　　６．７；ゲート、２０；デスティネ
ーション指定フィールド、２１；ソース指定フィールド
、３０．４０　；制御ライン、１００；演算結果の出力
されるバス、 ２００　；　ｔａ　Ｎのだめのデータが出力されるバス
。 代理人　弁理士　井上−男

Claims (1)

【特許請求の範囲】
1. デスティネーションサイクルとソースサイクルがオーバ
   ラップして動作する計算機において、制＋ｑｊメモリか
   らのマイクロ命令をロードするマイクロ命令レジスタと
   、このマイクロ命令レジスタにロードされたマイクロ命
   令をデコードするデコーダと、前記マイクロ命令レジス
   タにセットされるマイクロ命令のデスティネーション指
   定フィールド及びソース指定フィールドが、指定するレ
   ジスタ番列″が同一であるかどうかを検出する検出回路
   と、演算結果が出力されるデスティネーション側バスか
   らの結果データを前記デスティネーション指定フィール
   ドで指定したレジスタに書込み、前記ソース指定フィー
   ルドで指定したレジスタから読取ったデータケ出力ゲー
   トを介してソース側パスに出力するレジスタ群と、前記
   デスティネーション１ｕ１１　ノ：スからのデータを前
   記ソース側バスにバイパスするゲートとを設け、前記出
   力ゲートを前記デコーダの出力により制御し、前記パイ
   ・々スゲートを前記検出回路出力により制御し、前記デ
   スティネーション側バス上のデータを前記バイパスゲー
   トを介して上記ソース側パスに出力させ前記出力ゲート
   から前記レジスタ群の読出しデータを出力させないよう
   にしたことを特徴とする演ｊ！　’＋ＵＩＪ　（ｉｌｌ
   ｌ武力