JPS5978562A - Romアレイ - Google Patents
RomアレイInfo
- Publication number
- JPS5978562A JPS5978562A JP57188710A JP18871082A JPS5978562A JP S5978562 A JPS5978562 A JP S5978562A JP 57188710 A JP57188710 A JP 57188710A JP 18871082 A JP18871082 A JP 18871082A JP S5978562 A JPS5978562 A JP S5978562A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- bit
- information
- mosfet
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 abstract description 3
- 238000002513 implantation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はMOSFETによるマスクROMアレイに関す
る。MOSFETによる従来のマスクROMアレイを第
1図に示す。第1図で1〜5はワード線であシ、6〜1
0はビット線であるこのROMプレイから情報を読出す
には以下のよりにする。
る。MOSFETによる従来のマスクROMアレイを第
1図に示す。第1図で1〜5はワード線であシ、6〜1
0はビット線であるこのROMプレイから情報を読出す
には以下のよりにする。
但し、説明のためこのアレイに使用されているMO8F
ETidN チャンネル9エンハンスメント型とし、1
ビツトの情報についてのみ行なう。ビット線6を高電位
にし7、ワード線1をMOSFETの閾値電位よシも高
くすると、もしMOSFET 11が存在すればビット
線6と基準電位との間が導通し、ビット線6は基準電位
となシ、存在しなければ導通せずビット線6の高電位は
保持される。従ってこのビット線の電位を知ることによ
りMOS−FETIIの存在を知ることができるので、
MOS−FETIIの有無により1ビツトの情報として
1又は0の情報が記憶される。
ETidN チャンネル9エンハンスメント型とし、1
ビツトの情報についてのみ行なう。ビット線6を高電位
にし7、ワード線1をMOSFETの閾値電位よシも高
くすると、もしMOSFET 11が存在すればビット
線6と基準電位との間が導通し、ビット線6は基準電位
となシ、存在しなければ導通せずビット線6の高電位は
保持される。従ってこのビット線の電位を知ることによ
りMOS−FETIIの存在を知ることができるので、
MOS−FETIIの有無により1ビツトの情報として
1又は0の情報が記憶される。
以上のように従来の方法では1ビツトの情報としては1
又はOの情報の2通りであυ、またその情報の記憶方式
もMOSFETの有無によシ行々われるもので、その情
報も実体の拡大観察によシ読出すことができ、記憶情報
の秘密は守られない。
又はOの情報の2通りであυ、またその情報の記憶方式
もMOSFETの有無によシ行々われるもので、その情
報も実体の拡大観察によシ読出すことができ、記憶情報
の秘密は守られない。
本発明の目的は従来の1ビツトの情報として1又けOの
情報に加えて、1又は0の情報をアレイ完成後も任意に
決定、変更できるRROl’lを提供することにある。
情報に加えて、1又は0の情報をアレイ完成後も任意に
決定、変更できるRROl’lを提供することにある。
本発明によれば複数のワード線と複数のビット#を持ち
、1本のビット線上にはソース電極が基準電位に接続さ
れたMOSFETのドレイン電極が1本のワード線上に
は前記MO8FETのゲート電極が接続され、前記ゲー
ト電極が接続されたワード線とドレイン電極に接続され
たピント線をそれぞれ特定の電位にすることによシビッ
ト線と基準電位間の導通路を形成するMOSFETを選
択的に配置することに加えて第2の電極としてフローテ
ィング電極を有するMOSFETを選択的に配置するこ
とを特徴とするMO8FETマスクROMアレイが得ら
れる。
、1本のビット線上にはソース電極が基準電位に接続さ
れたMOSFETのドレイン電極が1本のワード線上に
は前記MO8FETのゲート電極が接続され、前記ゲー
ト電極が接続されたワード線とドレイン電極に接続され
たピント線をそれぞれ特定の電位にすることによシビッ
ト線と基準電位間の導通路を形成するMOSFETを選
択的に配置することに加えて第2の電極としてフローテ
ィング電極を有するMOSFETを選択的に配置するこ
とを特徴とするMO8FETマスクROMアレイが得ら
れる。
本発明によシ得られるマスクROMアレイの記憶情報は
上記の構成をもつため、その選択性は拡がシ、汎用法を
もつ。また一部のアドレスに70−ディングゲートを使
用したFROMFE’l”を使用することによシ記憶情
報の実体からの拡大観察による読出しを不可能とするこ
とができる。乙のことは、本発明によるマスクROMア
レイff:lチップマイクロコンピュータのプログラム
メモリとして使用した場合特に有効で、一部のプログラ
ムメモリにあらかじめPROMFET1配置し、その部
分の情報の変更により、多種多機能の1チツプマイクロ
コンビーータを同一製造方法で製造することを可能とし
、また重要な情報を含むプログラムメモリの内容も上記
手段により、その機密を保持することが可能となる。
上記の構成をもつため、その選択性は拡がシ、汎用法を
もつ。また一部のアドレスに70−ディングゲートを使
用したFROMFE’l”を使用することによシ記憶情
報の実体からの拡大観察による読出しを不可能とするこ
とができる。乙のことは、本発明によるマスクROMア
レイff:lチップマイクロコンピュータのプログラム
メモリとして使用した場合特に有効で、一部のプログラ
ムメモリにあらかじめPROMFET1配置し、その部
分の情報の変更により、多種多機能の1チツプマイクロ
コンビーータを同一製造方法で製造することを可能とし
、また重要な情報を含むプログラムメモリの内容も上記
手段により、その機密を保持することが可能となる。
次に不発明の実施例を第2図に示す。
第2図において1〜5はワード線であり、6−10はビ
ット線である3、11〜35は定められた情報を得るた
めすでに選択的に配置されたMOSFETである。表1
に第2図のマスクR,OMアレイに記憶された情報を示
す。ここでは説明のためこのΔ408FETiNチャン
ネルφエンハンスメント型MO8PETとし、1ビツト
の情報についてのみの動作を述べる。ビット線6を高石
7位にさせワード線1をMOSFETの閾値電圧よりも
高くすると、もしMO8FET11が存在しなければビ
ット線6と基準電位との間が導通せず、ビットa6の電
位は保持される。またMO8FET11がフローティン
グゲートをもつ状態で存在した場合、(この情報を×と
称する)ビット線6の電位はフローティングゲートに電
子が存在するか否かで決定さ第1、この電子の有無はマ
スクROMアレイ完成後も任意に選択できる。さらに詳
しく説明すると、フローティングゲートに電子を注入す
ることによ、!l) MO8FE’J”llけ非導通と
なりビット線6は高電位を保持し、フローティングゲー
トに電子が存在しない場合はMO8FETIIは導通し
ビット線6は基準電位となる。従って、記憶情報はこの
ビット線の電位を知ることによって得られ、1ビツトと
しての情報として1,0の情報及び1,0がマスクRO
Mアレイ完成後も任意に決定できる情報×が提供される
。
ット線である3、11〜35は定められた情報を得るた
めすでに選択的に配置されたMOSFETである。表1
に第2図のマスクR,OMアレイに記憶された情報を示
す。ここでは説明のためこのΔ408FETiNチャン
ネルφエンハンスメント型MO8PETとし、1ビツト
の情報についてのみの動作を述べる。ビット線6を高石
7位にさせワード線1をMOSFETの閾値電圧よりも
高くすると、もしMO8FET11が存在しなければビ
ット線6と基準電位との間が導通せず、ビットa6の電
位は保持される。またMO8FET11がフローティン
グゲートをもつ状態で存在した場合、(この情報を×と
称する)ビット線6の電位はフローティングゲートに電
子が存在するか否かで決定さ第1、この電子の有無はマ
スクROMアレイ完成後も任意に選択できる。さらに詳
しく説明すると、フローティングゲートに電子を注入す
ることによ、!l) MO8FE’J”llけ非導通と
なりビット線6は高電位を保持し、フローティングゲー
トに電子が存在しない場合はMO8FETIIは導通し
ビット線6は基準電位となる。従って、記憶情報はこの
ビット線の電位を知ることによって得られ、1ビツトと
しての情報として1,0の情報及び1,0がマスクRO
Mアレイ完成後も任意に決定できる情報×が提供される
。
このように不発明によるとマスク)(、O?Vlアレイ
の記憶情報に汎用性及び機密性が有られ、従来のマスク
1(0Mアレイに比べてその機能を白土させることがで
きる。
の記憶情報に汎用性及び機密性が有られ、従来のマスク
1(0Mアレイに比べてその機能を白土させることがで
きる。
1:ビット線が高電位
0:ビット線が基準電位
×ニア0−ティングゲードの電子の有無により10が決
定される情報
定される情報
第1図は彷来のMO8FETマスクROMアレイ図、第
2図は不発明によるMO8FETマスクROM図である
。
2図は不発明によるMO8FETマスクROM図である
。
Claims (1)
- 複数のワード線と複数のビット線を持ち、1本のビット
線上にはソース電極が基準電位に接続されたMOSFE
Tのドレイン電極が1本のワード線」ユには前記MO8
FETのゲート電極が接続され、前記ゲート電極が接続
されたワード線とドレイン電極に接続されたビット線を
それぞれ特定の電位にすることによυビット線と基準電
位間に導通路を形成するΔ408FETを選択的に配置
して情報を記憶するROMアレイにおいて、その情報を
記憶する手段として上記ゲート、ドレイン、ソース電極
が各々ワード線、ビット線、基準電位に接続されたMO
8FETi選択的に配置することに加えて、第2の電極
として、フローティングゲート電極を有するMOSFE
Tを選択的に配置したことを特徴とするROMアレイ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57188710A JPS5978562A (ja) | 1982-10-27 | 1982-10-27 | Romアレイ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57188710A JPS5978562A (ja) | 1982-10-27 | 1982-10-27 | Romアレイ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5978562A true JPS5978562A (ja) | 1984-05-07 |
Family
ID=16228437
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57188710A Pending JPS5978562A (ja) | 1982-10-27 | 1982-10-27 | Romアレイ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5978562A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01125974A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | ワンチップ・マイクロコンピュータ |
-
1982
- 1982-10-27 JP JP57188710A patent/JPS5978562A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01125974A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | ワンチップ・マイクロコンピュータ |
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