JPS5978562A - Ｒｏｍアレイ - Google Patents
ＲｏｍアレイInfo
- Publication number
- JPS5978562A JPS5978562A JP57188710A JP18871082A JPS5978562A JP S5978562 A JPS5978562 A JP S5978562A JP 57188710 A JP57188710 A JP 57188710A JP 18871082 A JP18871082 A JP 18871082A JP S5978562 A JPS5978562 A JP S5978562A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- bit
- information
- mosfet
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 abstract description 3
- 238000002513 implantation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＳＦＥＴによるマスクＲＯＭアレイに関す
る。ＭＯＳＦＥＴによる従来のマスクＲＯＭアレイを第
１図に示す。第１図で１〜５はワード線であシ、６〜１
０はビット線であるこのＲＯＭプレイから情報を読出す
には以下のよりにする。
る。ＭＯＳＦＥＴによる従来のマスクＲＯＭアレイを第
１図に示す。第１図で１〜５はワード線であシ、６〜１
０はビット線であるこのＲＯＭプレイから情報を読出す
には以下のよりにする。
但し、説明のためこのアレイに使用されているＭＯ８Ｆ
ＥＴｉｄＮ チャンネル９エンハンスメント型とし、１
ビツトの情報についてのみ行なう。ビット線６を高電位
にし７、ワード線１をＭＯＳＦＥＴの閾値電位よシも高
くすると、もしＭＯＳＦＥＴ １１が存在すればビット
線６と基準電位との間が導通し、ビット線６は基準電位
となシ、存在しなければ導通せずビット線６の高電位は
保持される。従ってこのビット線の電位を知ることによ
りＭＯＳ−ＦＥＴＩＩの存在を知ることができるので、
ＭＯＳ−ＦＥＴＩＩの有無により１ビツトの情報として
１又は０の情報が記憶される。
ＥＴｉｄＮ チャンネル９エンハンスメント型とし、１
ビツトの情報についてのみ行なう。ビット線６を高電位
にし７、ワード線１をＭＯＳＦＥＴの閾値電位よシも高
くすると、もしＭＯＳＦＥＴ １１が存在すればビット
線６と基準電位との間が導通し、ビット線６は基準電位
となシ、存在しなければ導通せずビット線６の高電位は
保持される。従ってこのビット線の電位を知ることによ
りＭＯＳ−ＦＥＴＩＩの存在を知ることができるので、
ＭＯＳ−ＦＥＴＩＩの有無により１ビツトの情報として
１又は０の情報が記憶される。
以上のように従来の方法では１ビツトの情報としては１
又はＯの情報の２通りであυ、またその情報の記憶方式
もＭＯＳＦＥＴの有無によシ行々われるもので、その情
報も実体の拡大観察によシ読出すことができ、記憶情報
の秘密は守られない。
又はＯの情報の２通りであυ、またその情報の記憶方式
もＭＯＳＦＥＴの有無によシ行々われるもので、その情
報も実体の拡大観察によシ読出すことができ、記憶情報
の秘密は守られない。
本発明の目的は従来の１ビツトの情報として１又けＯの
情報に加えて、１又は０の情報をアレイ完成後も任意に
決定、変更できるＲＲＯｌ’ｌを提供することにある。
情報に加えて、１又は０の情報をアレイ完成後も任意に
決定、変更できるＲＲＯｌ’ｌを提供することにある。
本発明によれば複数のワード線と複数のビット＃を持ち
、１本のビット線上にはソース電極が基準電位に接続さ
れたＭＯＳＦＥＴのドレイン電極が１本のワード線上に
は前記ＭＯ８ＦＥＴのゲート電極が接続され、前記ゲー
ト電極が接続されたワード線とドレイン電極に接続され
たピント線をそれぞれ特定の電位にすることによシビッ
ト線と基準電位間の導通路を形成するＭＯＳＦＥＴを選
択的に配置することに加えて第２の電極としてフローテ
ィング電極を有するＭＯＳＦＥＴを選択的に配置するこ
とを特徴とするＭＯ８ＦＥＴマスクＲＯＭアレイが得ら
れる。
、１本のビット線上にはソース電極が基準電位に接続さ
れたＭＯＳＦＥＴのドレイン電極が１本のワード線上に
は前記ＭＯ８ＦＥＴのゲート電極が接続され、前記ゲー
ト電極が接続されたワード線とドレイン電極に接続され
たピント線をそれぞれ特定の電位にすることによシビッ
ト線と基準電位間の導通路を形成するＭＯＳＦＥＴを選
択的に配置することに加えて第２の電極としてフローテ
ィング電極を有するＭＯＳＦＥＴを選択的に配置するこ
とを特徴とするＭＯ８ＦＥＴマスクＲＯＭアレイが得ら
れる。
本発明によシ得られるマスクＲＯＭアレイの記憶情報は
上記の構成をもつため、その選択性は拡がシ、汎用法を
もつ。また一部のアドレスに７０−ディングゲートを使
用したＦＲＯＭＦＥ’ｌ”を使用することによシ記憶情
報の実体からの拡大観察による読出しを不可能とするこ
とができる。乙のことは、本発明によるマスクＲＯＭア
レイｆｆ：ｌチップマイクロコンピュータのプログラム
メモリとして使用した場合特に有効で、一部のプログラ
ムメモリにあらかじめＰＲＯＭＦＥＴ１配置し、その部
分の情報の変更により、多種多機能の１チツプマイクロ
コンビーータを同一製造方法で製造することを可能とし
、また重要な情報を含むプログラムメモリの内容も上記
手段により、その機密を保持することが可能となる。
上記の構成をもつため、その選択性は拡がシ、汎用法を
もつ。また一部のアドレスに７０−ディングゲートを使
用したＦＲＯＭＦＥ’ｌ”を使用することによシ記憶情
報の実体からの拡大観察による読出しを不可能とするこ
とができる。乙のことは、本発明によるマスクＲＯＭア
レイｆｆ：ｌチップマイクロコンピュータのプログラム
メモリとして使用した場合特に有効で、一部のプログラ
ムメモリにあらかじめＰＲＯＭＦＥＴ１配置し、その部
分の情報の変更により、多種多機能の１チツプマイクロ
コンビーータを同一製造方法で製造することを可能とし
、また重要な情報を含むプログラムメモリの内容も上記
手段により、その機密を保持することが可能となる。
次に不発明の実施例を第２図に示す。
第２図において１〜５はワード線であり、６−１０はビ
ット線である３、１１〜３５は定められた情報を得るた
めすでに選択的に配置されたＭＯＳＦＥＴである。表１
に第２図のマスクＲ，ＯＭアレイに記憶された情報を示
す。ここでは説明のためこのΔ４０８ＦＥＴｉＮチャン
ネルφエンハンスメント型ＭＯ８ＰＥＴとし、１ビツト
の情報についてのみの動作を述べる。ビット線６を高石
７位にさせワード線１をＭＯＳＦＥＴの閾値電圧よりも
高くすると、もしＭＯ８ＦＥＴ１１が存在しなければビ
ット線６と基準電位との間が導通せず、ビットａ６の電
位は保持される。またＭＯ８ＦＥＴ１１がフローティン
グゲートをもつ状態で存在した場合、（この情報を×と
称する）ビット線６の電位はフローティングゲートに電
子が存在するか否かで決定さ第１、この電子の有無はマ
スクＲＯＭアレイ完成後も任意に選択できる。さらに詳
しく説明すると、フローティングゲートに電子を注入す
ることによ、！ｌ） ＭＯ８ＦＥ’Ｊ”ｌｌけ非導通と
なりビット線６は高電位を保持し、フローティングゲー
トに電子が存在しない場合はＭＯ８ＦＥＴＩＩは導通し
ビット線６は基準電位となる。従って、記憶情報はこの
ビット線の電位を知ることによって得られ、１ビツトと
しての情報として１，０の情報及び１，０がマスクＲＯ
Ｍアレイ完成後も任意に決定できる情報×が提供される
。
ット線である３、１１〜３５は定められた情報を得るた
めすでに選択的に配置されたＭＯＳＦＥＴである。表１
に第２図のマスクＲ，ＯＭアレイに記憶された情報を示
す。ここでは説明のためこのΔ４０８ＦＥＴｉＮチャン
ネルφエンハンスメント型ＭＯ８ＰＥＴとし、１ビツト
の情報についてのみの動作を述べる。ビット線６を高石
７位にさせワード線１をＭＯＳＦＥＴの閾値電圧よりも
高くすると、もしＭＯ８ＦＥＴ１１が存在しなければビ
ット線６と基準電位との間が導通せず、ビットａ６の電
位は保持される。またＭＯ８ＦＥＴ１１がフローティン
グゲートをもつ状態で存在した場合、（この情報を×と
称する）ビット線６の電位はフローティングゲートに電
子が存在するか否かで決定さ第１、この電子の有無はマ
スクＲＯＭアレイ完成後も任意に選択できる。さらに詳
しく説明すると、フローティングゲートに電子を注入す
ることによ、！ｌ） ＭＯ８ＦＥ’Ｊ”ｌｌけ非導通と
なりビット線６は高電位を保持し、フローティングゲー
トに電子が存在しない場合はＭＯ８ＦＥＴＩＩは導通し
ビット線６は基準電位となる。従って、記憶情報はこの
ビット線の電位を知ることによって得られ、１ビツトと
しての情報として１，０の情報及び１，０がマスクＲＯ
Ｍアレイ完成後も任意に決定できる情報×が提供される
。
このように不発明によるとマスク）（、Ｏ？Ｖｌアレイ
の記憶情報に汎用性及び機密性が有られ、従来のマスク
１（０Ｍアレイに比べてその機能を白土させることがで
きる。
の記憶情報に汎用性及び機密性が有られ、従来のマスク
１（０Ｍアレイに比べてその機能を白土させることがで
きる。
１：ビット線が高電位
０：ビット線が基準電位
×ニア０−ティングゲードの電子の有無により１０が決
定される情報
定される情報
第１図は彷来のＭＯ８ＦＥＴマスクＲＯＭアレイ図、第
２図は不発明によるＭＯ８ＦＥＴマスクＲＯＭ図である
。
２図は不発明によるＭＯ８ＦＥＴマスクＲＯＭ図である
。
Claims (1)
- 複数のワード線と複数のビット線を持ち、１本のビット
線上にはソース電極が基準電位に接続されたＭＯＳＦＥ
Ｔのドレイン電極が１本のワード線」ユには前記ＭＯ８
ＦＥＴのゲート電極が接続され、前記ゲート電極が接続
されたワード線とドレイン電極に接続されたビット線を
それぞれ特定の電位にすることによυビット線と基準電
位間に導通路を形成するΔ４０８ＦＥＴを選択的に配置
して情報を記憶するＲＯＭアレイにおいて、その情報を
記憶する手段として上記ゲート、ドレイン、ソース電極
が各々ワード線、ビット線、基準電位に接続されたＭＯ
８ＦＥＴｉ選択的に配置することに加えて、第２の電極
として、フローティングゲート電極を有するＭＯＳＦＥ
Ｔを選択的に配置したことを特徴とするＲＯＭアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188710A JPS5978562A (ja) | 1982-10-27 | 1982-10-27 | Ｒｏｍアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188710A JPS5978562A (ja) | 1982-10-27 | 1982-10-27 | Ｒｏｍアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5978562A true JPS5978562A (ja) | 1984-05-07 |
Family
ID=16228437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188710A Pending JPS5978562A (ja) | 1982-10-27 | 1982-10-27 | Ｒｏｍアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5978562A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125974A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | ワンチップ・マイクロコンピュータ |
-
1982
- 1982-10-27 JP JP57188710A patent/JPS5978562A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125974A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | ワンチップ・マイクロコンピュータ |
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