JPS5975671A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 本発明は、電気的に書き込み可能な絶縁ゲート形不揮発
生半導体記憶装置への書き込みおよび消去方式に関する
ものである。

〔従来技術〕

従来の電気的に書き込み可能な絶縁ゲート形不揮発性半
導体記憶装置（以下ＥＰ几ＯＭと言う）への書き込みは
、主に、絶縁ゲート形トランジスタ（以下ＭＯ８−Ｔｒ
　　と記す）のドレイン降伏を利用し、ドレイン近傍に
おいて発生する高エネルギーの電荷担体金、絶縁膜中の
電荷捕獲中心に注入する方法が用いられている。第１図
は、この方式によるＥＰ几ＯＭの情報単位（ピット）の
構成例である。図中１は書き込みおよび読み出しに際し
て、特定ビットを選択するための行選択線（Ｘ選択線）
、２は同じく列選択線（Ｙ選択線）である。またＱ＋は
単位情報の蓄積を行う゛ｒバランシエ利用形の不揮発性
半導体記憶素子（Ａｖａｌａｎｃｂｅ　Ｉｎｊｅｃｔｉ
ｏｎＭＯ８，以下ＡＩＭＯ８と記す）である。Ｑ＋のゲ
ートがＸ選択線に、ドレインがＹ選択線に接続される。

ソースおよび基板は接地電位に落とされる。

第２図はＡＩＭＯ８素子の構造を示している（ａ）は第
１絶縁膜（例えば二酸化シリコン８１０２）１６第２絶
縁膜（例えば窒化シリコン８４３　Ｎ４）　１７よりな
る二層絶縁膜構造の素子（以下Ｍ　Ｎ　ＯＳ構造と記す
Ｆ　　（ｂ＋は浮遊ゲート２７、コントロールゲート２
８、絶縁［２６よシなる浮遊ゲート構造のＡＩＭＯ８索
子である。また、同図中１２．２２は第一の半導体領域
１１．２１とは異る導１に形を有するソース領域、１３
．２３はソース領域と等しい４＝亀形金有するドレイン
領域、１４．２４は拡散法等により、表面近傍に形成さ
れ第一の半導体領域１１．２１と等しい導成形を有し、
′ｒクセブター濃度が１１．２１に比べて高い半導体層
、１５．２５は、前記半導体層と同様、表面近傍に形成
され、第一の半導体領域と等しい導電形を有し、１４．
２４よりもさらに高いアクセグター濃度を肩する半導体
層である。

第３図は、本アバランシェ注入形ＥＰ几ＯＭ’Ｍ子への
１き込み過程、すなわち電荷の注入過程を二層絶縁膜構
造金側にとって示したものである。浮遊ゲート構造につ
いては、その書き込み原理が同様なので省略する。なお
以下の説明は全てｎチャネルの素子を対象として行うが
Ｐチャネルの素子についても同様の書き込みができるた
め省略する。

書キ込みは、ドレイン３２に高い正の電位全印加シ、ト
レイン降伏音生せしめ、その際に発生する高エネルギー
電子を、制御ゲート３６を適当な電位にすることで生じ
る絶縁膜内電界により絶縁膜中に注入させることによっ
て行う。消去についても同様に高エネルギー正孔を注入
することによって行う。

この方式は、ドレイン降伏を生せしめるために、その書
き込み時に読み出し時のドレイン電位の２倍以上の′屯
位金印加する必要がある。そのために、本素子によって
構成されたメモＶｔ使用するに際し、論理レベル（通常
は＋５Ｖ）以上の特別の電源を必要とする。また、この
方式は、表面アバランシェ全誘起するために、甫き込み
、消去の繰り返しによシ、表面準位の増大全招き、ＭＯ
Ｓ−Ｔｒ特性、ひいては、メモリの劣化全引起すことに
なる。

〔発明の目的〕

本発明の目的は、従来の不揮発性記憶素子の１：き込み
、消去における上記欠点全克服し、（１）＊き込みと読
み出しおよび消去を同じ電圧レベルで行なえ、かつ（２
）奸き込みと消去の繰シ返しに伴う、配憶素子の劣化の
少い、不揮発性記憶素子への書き込み、および消去方式
を提供することにある。

〔発明の概要〕

不揮発性記憶素子の甫き込み、消去は、絶縁１良を辿（
７て注入される電荷担体の蚤ｆｒ制ｍ＋ｊすることにそ
の本質がある。従来方式ではドレイン電位の高低により
、その制御を行っていたが、本方式では、基板電位の高
低により、その制御全行うことを特徴としている。

第４図は、本ｆ１き込み方式を実現するだめの素子の一
構成例である。その構造は、従来素子とはＩＹ同じであ
るが、表面付近の、いわゆるチャネル領域７４の不純物
濃度をＩ　Ｘ　１０　”ｏｎ−”　　以上の適当な値に
し、かつ、絶縁膜７５．７６の厚み金、素子のスレッシ
ョルド電圧を適当な値にするために、制御する必要があ
る。

第５図は、本書き込み方式の原理を示している。

ｎチャネルの素子においては、チャネル８３ｆ：走行す
る電子の流れ８ａにょシ、ドレイン８２近傍において電
子、正孔対が電離誘起されるが、そのうちの正孔は、大
部分が基板電流として、基板８１に流れ込む。この際、
チャネル不純物濃度が高いと、基板電流を構成する正孔
を種として、二次イオン化により、電子、正孔対が表面
を互層中に誘起される。二次イオン化によ多発生した電
子は、表面に向けて加速されるが、そのうちの一部は、
絶縁膜障壁を越えるに足るエネルギーを有するようにな
シ、絶縁膜８４中に注入される（８ｃ）。

第６図は、二次イオン化の種となる、基板電流のゲート
電圧依存性の一例を、ドレイン電圧をパラメータとして
示している。また、第７図は、二次イオン化によ多発生
した電子が、絶縁膜中に注入される割合を、基板電流と
の比として示している。これらから、電子の注入は、ド
レインとゲートに適当な正の電位を印加し、かつ基板を
適当な負の電位に保ったときに限り生じることが知れる
。

この発明は、かかる構造の素子における、電子または正
孔の注入量の制御を、上記した特性に基づき、基板電位
の制御により行なうことを特徴としている。

また、このメモリ素子が、基板と導電形の異る島領域（
ウェル）中に形成されている場合についても、ウェルの
電位の制御により、書き込み、読み出しの際の注入量の
制御が同様に行えることは前記議論から自明である。

〔発明の実施例〕

（実施例１） 第８図は、前述したＭＯＳ−ＴｒＱ４を用いて、メモリ
素子の記憶情報単位を構成した本発明の実施例の主要部
分を示す９１．９２はそれぞれＸ選択線、Ｙ選択線であ
り、その終端はそれぞれＸアドレス選択回路Ｙアドレス
選択回路につながる。

９５は、本素子の特徴となる基板電位の制御を行うため
の書き込み選択線である。ＭＯＳ−Ｔｒ、　Ｑ４は、チ
ャネル長１．５ミクロン、チャネル不純物濃度３．　Ｏ
Ｘ　ｌ　Ｏ１７ｃｍ−”を有する。二層絶縁膜は、熱酸
化法を用いて、３．５ｎｍの８ＩＣｈ膜を形成し、その
上に減圧ＣＶＤ法によｆ）３．５ｎｍの５Ｌ３Ｎ４　　
（’Ｊ化ケイ素膜）を堆積させることによシ形成した。

第９図は、本実施例のメモリ素子の古き込み特性を示し
たものである。（ａ）はＹ蔵択線に各種の電位を付加し
、同時にＸ選択線に幅１００μｓのパルス電圧を加え、
素子のスレッショルド電圧の変化を測定したものである
。書き込み選択線の電位は、−５ｖとした。（ｂ）は、
書き込み特性の、誓き込み選択線電位依存性金示してい
る。これから、Ｘ選択線とＹ選択線に）（ｉ　ｇ　ｂレ
ベルを印加し、かつ、書き込み選択線に負の電位を印加
することで、書き込みに対応するスレッショルド電圧の
変化を引越すことができる。

第１表は、従来方式によるメモリ素子の電位関係であり
、第２表の実施例によるメモリ素子の電位関係と比較す
るために示した。従来方式では、その書き込み時にＸ選
択線、Ｙ選択線に、読み出し時の電位（＋５Ｖ）ｆｆｉ
大きく越える電圧を印加する必要がある。一方、本実施
例においては書き込み選択線の取位ヲ、書き込み時に一
５ｖとすることによｐ、Ｘ、Ｙの各選択線の電位は、読
み出し時の電位レベルに保ったまま、書き込みがｏＪ能
となる。

第１表 第　　２　　表 （実施例２） 第１０図は、Ｗき込み用のｎチャネル素子Ｑ５と、消去
用のＰチャネル素子Ｑｅｆｆｉ組合せた、書き込み消去
可能な不揮発性メモリ素子の実施例の主要部である。Ｑ
ｓ　、Ｑｓは、浮遊ゲート構造を有しており、書き込み
時にはＱｓから電子が浮遊ゲート１０４に注入され、消
去時にはＱ６から正孔が浮遊ゲートに注入される。ｎチ
ャネル素子の基板が、書き込み選択線１０５に接続され
る。

本メモリ素子の書き込み、読み出し、消去の各動作条件
を示したものが第３表でちる。

この実施例の訃き込み、読み出しの条件は、前述した実
施例（第２表）の場合と同じである。消告時には、Ｘ、
Ｙ各選択線に負の電位を印加する。

Ｑ６の基板には、常に４−５　Ｖを印加しておく。

第１１図は、不揮発性記１Ｎ素子の基本的ｆ！、％性の
一つづある、情報保持特性全１０５回の書き換えを行な
ったちと、従来例、及び本発明の実施例１、実施例２に
ついて測定した結果である。保持特性の良さを示すり°
す配（保持時間／スレッショルド′ｔは圧）は、不発明
の実施例１．実施例２（％性Ｂ）おいては従来方式例（
／Ｆ）性Ａ）の約２倍に改善されており、メモリ素子と
して優位性が示されている。

〔発明の効果〕

本発明は、不揮発性半導体記憶素子の筈き込みに際して
、従来は同定していた基板電位を、制御するという方式
ｋｚ新たに採用することで、書き込み、読み出し時のア
ドレス選択音、他の論理素子と同じレベルの電位＋５〜
Ｏｖで行なえるため、論理システム全体を簡略化するこ
とができる。

また、■き換えに際するメモリ特性の劣化が少ないため
、不揮発性記憶素子の欠点の一つづあった信頼性の低さ
金力バー１．メモリ素子の性能向上を図ることができる
。

【図面の簡単な説明】

第１図は従来方式によるアバランシェ注入形不揮発性メ
モリ素子の構成例、第２図及び第１図はＱｌの構造断面
図、第３図は従来方式による書き込み原理図、第４図は
本発明全実現する素子構造の実施例、第５図は本発明に
よるＷき込みの原理図、第６図及び第７図は注入特性全
決定する基板電流対注入割合の特性図、第８図、第９図
は本発明の一実施例によるメモリ素子構成とその書き込
み特性図、第１０図本発明の他の実施例の書き込み、消
去可能なメモリ素子構属例、第１１図は本発明の実施例
の効を従来例と比較する情報保持特性の比較図である。 第４図；７１・・・半導体基板、７２・・・ソース領域
、７３・・・ドレイン領域、７４・・・チャネル領域、
７５・・・ＩＴ−ゲート絶縁ｊｊＩ′Ｎ（例えば５ｉＯ
ｚ）、７６・・・第二ゲート絶縁膜（例えばＳｉ３　Ｎ
４　）、７７・・・制御ゲート。 第５図；８１・・・半導体基板、８２・・・ドレイン領
域、８３・・・チャネル領域、８４・・・ゲート絶縁膜
、８５・・・ゲート電極、８ａ・・・チャネル電流を構
成するキャリアの流れ、８ｂ・・・基板電流’ｒ　４１
９成するキャリアの流れ、８Ｃ・・・注入電流を構成す
るキャリアの流れ。 第８；９１・・・入選折線、９２・・・Ｙ選択線、９５
・・・畳き込み選択線、Ｑ４・・・単位トランジスタ。 第１０図；１０１・・・Ｘ選択線、１０２・・・Ｙ選択
線、１０３・・・消去トランジスタ基板電位印加ｘ、１
０４・・・浮遊ゲート、１０５・・・書き込み選択線、
Ｑ５・・・書き込みトランジスタ、Ｑ６・・・消去トラ
ンジスタ代理人　弁理士　薄田利幸・。 第　１　　図 寅　２　図 （”　　　　　　　　　　　　　Ｃｂ）［ ６４ ・２斗 ｎ　　　　　　　　　　　　　　　　　　　Ｚ／冨３図 ３を 冨４図 ７／ 冨　５　図 罵６図 第　７　図 ４に物１１℃−ノ〕 葛ご　図 Ｎｑ　　図 （η）（ｂ）

Claims (1)

【特許請求の範囲】
1. 一導電形半導体基板上の所定導電形の第１の半導体領域
   の中に形成され、該第１の半導体領域とは異なる導電形
   を有するソース領域とドレイン領域、該ソース領域とド
   レイン領域との間の上記第１の半導体領域上に形成され
   た第１の絶縁膜、該第１の絶縁膜上に形成された第２の
   絶縁膜、該第２の絶縁膜上に形成されたゲート電極を有
   し、該第１．第２の絶縁膜間の界面あるいは、該第１第
   ２の絶縁膜間に形成された所定の層に電荷全蓄積ｎＪ能
   になした不揮発性半導体記憶装置において、前記ゲート
   電極とドレイン電極に所定の電位を加えると同時に前記
   第１の半導体領域に読み出し時の電位とは異なる負また
   は正の所定の電位を加えることによりｅ込み及び消去を
   行なうことを特徴とする不揮発性半導体記憶装置。