JPS5975668A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、安価にしてかつ歩留シの高い薄膜トランジ
ス′りの製造方法に関する。
ス′りの製造方法に関する。
従来の薄膜トランジスタの要部断面図を第１図に示す従
来の薄膜トランジスタの製造方法としては第１図に示す
ように、絶縁物基板たとえばガラス基板１またはアルミ
ナ基板上に、非晶質シリコン半導体層１層をシランＳｉ
Ｈ４などのグロー放電法により堆積させ、さらに低抵抗
非晶質シリコン層を同一装置を用い、主成分ガスをシラ
ンとしフォスフインガスＰＨｓを０．１〜１．０ ％程
度混合してグロー放電法によって堆積しｎ＋層を形成す
る。
来の薄膜トランジスタの製造方法としては第１図に示す
ように、絶縁物基板たとえばガラス基板１またはアルミ
ナ基板上に、非晶質シリコン半導体層１層をシランＳｉ
Ｈ４などのグロー放電法により堆積させ、さらに低抵抗
非晶質シリコン層を同一装置を用い、主成分ガスをシラ
ンとしフォスフインガスＰＨｓを０．１〜１．０ ％程
度混合してグロー放電法によって堆積しｎ＋層を形成す
る。
次に薄膜トランジスタになる部分以外は除去して、島状
にパターニングし、チャンネル部分となる島状の１層２
が形成される。
にパターニングし、チャンネル部分となる島状の１層２
が形成される。
次に、チャンネルとなる部分のｎ 層を除去しオーミッ
ク層３が形成される。
ク層３が形成される。
その後、ダート絶縁膜４であるシリコン酸化膜５ｉｏ２
をグロー放電法あるいは低圧ＣＶＤ法によって堆積させ
、その酸化膜にソースとドレイン部分のためのコンタク
トホールをフォトリンエツチングによってあける。
をグロー放電法あるいは低圧ＣＶＤ法によって堆積させ
、その酸化膜にソースとドレイン部分のためのコンタク
トホールをフォトリンエツチングによってあける。
その後、アルミニウムを蒸着し、／ｌターニングしてソ
ース５．ドレイン６、ゲート７の電極とし最後にＩＩ２
アニールを行って薄膜トランジスタが完成する、 しかしながら、上記従来の製造方法の技術では、前記ダ
ート絶縁膜４の堆積方法として、グロー放電法または低
圧ＣＶＤ法を用いているが、膜厚が０．１μｍ〜０．５
μｍ程度であるためピンホールが発生しやすい。このた
め、ソースとドレインまたはソースとダート間のショー
トが起シやすく歩留りの低下が著しいという欠点があっ
た。
ース５．ドレイン６、ゲート７の電極とし最後にＩＩ２
アニールを行って薄膜トランジスタが完成する、 しかしながら、上記従来の製造方法の技術では、前記ダ
ート絶縁膜４の堆積方法として、グロー放電法または低
圧ＣＶＤ法を用いているが、膜厚が０．１μｍ〜０．５
μｍ程度であるためピンホールが発生しやすい。このた
め、ソースとドレインまたはソースとダート間のショー
トが起シやすく歩留りの低下が著しいという欠点があっ
た。
この発明は、上記従来の欠点を解決するためになされた
もので、製造方法を容易にしてかつ歩留りのよい薄膜ト
ランジスタを得ることのできる薄膜トランジスタの製造
方法を提供することを目的とする。
もので、製造方法を容易にしてかつ歩留りのよい薄膜ト
ランジスタを得ることのできる薄膜トランジスタの製造
方法を提供することを目的とする。
以下、この発明の薄膜トランジスタの製造方法の実施例
を第２図と第３図を用いて詳細に説明する。第２図はそ
の一実施例によって得られた薄膜トランジスタの要部の
断面図であシ、第３図はその要部の平面図である。この
第２図および第３図に示すように、絶縁物基板ｌＯ上に
ダート電極１１として電子ビーム蒸着法あるいはスパッ
タ法によシ被着され、その後エツチングによシバターニ
ングされたたとえばタンタルＴａを用いる。
を第２図と第３図を用いて詳細に説明する。第２図はそ
の一実施例によって得られた薄膜トランジスタの要部の
断面図であシ、第３図はその要部の平面図である。この
第２図および第３図に示すように、絶縁物基板ｌＯ上に
ダート電極１１として電子ビーム蒸着法あるいはスパッ
タ法によシ被着され、その後エツチングによシバターニ
ングされたたとえばタンタルＴａを用いる。
その後、蒸留水にしゆう酸を添加した溶液中に入れ、タ
ンタル側を陽極として数十〜数百デルトの直流電圧を時
間の関数として印加することで陽極酸化（化成）を行な
い、タンタル表面にダート絶縁膜１２となる五酸化タン
タルＴａ、０．を形成する。
ンタル側を陽極として数十〜数百デルトの直流電圧を時
間の関数として印加することで陽極酸化（化成）を行な
い、タンタル表面にダート絶縁膜１２となる五酸化タン
タルＴａ、０．を形成する。
その後、非晶質シリコンをシランのグロー放電法により
堆積させ、１層を形成しさらに低抵抗非晶質シリコン層
を同一装置を用い主成分ガスをシランとし、フォλ膏ン
ガスを０．１〜１．Ｏｆ６６層混合してグロー放電法に
よって堆積しｎ 層を形成する。
堆積させ、１層を形成しさらに低抵抗非晶質シリコン層
を同一装置を用い主成分ガスをシランとし、フォλ膏ン
ガスを０．１〜１．Ｏｆ６６層混合してグロー放電法に
よって堆積しｎ 層を形成する。
次に、薄膜トランジスタになる部分以外は除去ｔ、テ島
状にｉ４ターニングし、チャンネル部分となる島状の１
層１３が形成される。そしてチャンネル部分となるｎ＋
層を除去してオー坩ツク層１４が形成きれる。
状にｉ４ターニングし、チャンネル部分となる島状の１
層１３が形成される。そしてチャンネル部分となるｎ＋
層を除去してオー坩ツク層１４が形成きれる。
その後、アルミを蒸着し、ソース電極１５．ドレイン電
極１６．ダート電極１７としてノやターニングし、最後
に■■、アニールを行って薄膜トランジスタが完成する
。ｒ−ト金属の酸化法として０．雰囲気中の熱酸化ある
いは０．プラズマ中のプラズマ酸化を用いても可能であ
る。
極１６．ダート電極１７としてノやターニングし、最後
に■■、アニールを行って薄膜トランジスタが完成する
。ｒ−ト金属の酸化法として０．雰囲気中の熱酸化ある
いは０．プラズマ中のプラズマ酸化を用いても可能であ
る。
なお、上記の第１の実施例としてタンタルを用いたが、
チタンＴｌｉたはタングステンＷ、ジルコンＺ Ｖ １
アルミニウムＡｔなどをｒ−Ｆ電極として用い、それぞ
れを陽極酸化またはプラズマ酸化、または熱酸化によシ
チタン酸化物層Ｔｉｅ、。
チタンＴｌｉたはタングステンＷ、ジルコンＺ Ｖ １
アルミニウムＡｔなどをｒ−Ｆ電極として用い、それぞ
れを陽極酸化またはプラズマ酸化、または熱酸化によシ
チタン酸化物層Ｔｉｅ、。
タングステン酸化物層ＷＯ，，ジルコン酸化物層ＺｖＯ
２，アルミニウム酸化物層ｈｔ、ｏ、を形成し、ｒ−）
絶縁膜としても同様に薄膜トランジスタが完成する。
２，アルミニウム酸化物層ｈｔ、ｏ、を形成し、ｒ−）
絶縁膜としても同様に薄膜トランジスタが完成する。
この製造方法によれば、高価な装置は必要なく安価とな
るＯｌた安定でかつピンホールの少ない膜厚が０．１〜
０．５μｍ程度のダート絶縁膜が形成できるため電極間
ショートは発生しない。
るＯｌた安定でかつピンホールの少ない膜厚が０．１〜
０．５μｍ程度のダート絶縁膜が形成できるため電極間
ショートは発生しない。
以上述べたようにこの発明の薄膜トランジスタの製造方
法によれば、ダート絶縁膜として、ダート電極を酸化し
て得られた金属酸化物を用い、この金属酸化膜上に薄膜
半導体となるチャンネル層を形成するようにしたので、
製造方法が容易で歩留シがよくなる。また製造方法が容
易であるため高耐圧デバイス高速デバイスが実現可能で
ある。
法によれば、ダート絶縁膜として、ダート電極を酸化し
て得られた金属酸化物を用い、この金属酸化膜上に薄膜
半導体となるチャンネル層を形成するようにしたので、
製造方法が容易で歩留シがよくなる。また製造方法が容
易であるため高耐圧デバイス高速デバイスが実現可能で
ある。
これにともない、ディスプレイ用の駆動回路などに利用
でき、また薄膜集積回路にも利用できる利点がある。
でき、また薄膜集積回路にも利用できる利点がある。
第１図は従来の薄膜トランジスタの製造方法によシ得ら
れた薄膜トランジスタの要部の断面図、第２図はこの発
明の薄膜トランジスタの製造方法の一実施例によシ得ら
れた薄膜トランジスタの要部の断面図、第３図は同上薄
膜トランジスタの要部の平面図である。 １０・・・絶縁物基板、１１・・・ダート電極、１２・
・・ダート絶縁膜、１３・・・ｉ層、１４・・・オーミ
ック層、１５・・・ソース電極、１６・・・ドレイン電
極、１７・・・ダート電極′。 特許出願人 沖電気工業株式会社 第１図 第３図 ７ ξ （ 手続補正書 昭和５８年１０月ＩＯ日 持許庁長官若杉和夫殿 ［、事件の表示 昭和５７年特 許 願第 １８６１４０ 号２、発
明の名称 ｐｇ膜トランジスタの製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工条株式会社 １、代理人 ｉ、補正命令の１１付 昭和 年 月 日 （
自発）５、補正の対象 １）明細召６頁６行ｒＺｖＯｙＪをｒＺｒＯ，Ｊと訂正
ツーる。
れた薄膜トランジスタの要部の断面図、第２図はこの発
明の薄膜トランジスタの製造方法の一実施例によシ得ら
れた薄膜トランジスタの要部の断面図、第３図は同上薄
膜トランジスタの要部の平面図である。 １０・・・絶縁物基板、１１・・・ダート電極、１２・
・・ダート絶縁膜、１３・・・ｉ層、１４・・・オーミ
ック層、１５・・・ソース電極、１６・・・ドレイン電
極、１７・・・ダート電極′。 特許出願人 沖電気工業株式会社 第１図 第３図 ７ ξ （ 手続補正書 昭和５８年１０月ＩＯ日 持許庁長官若杉和夫殿 ［、事件の表示 昭和５７年特 許 願第 １８６１４０ 号２、発
明の名称 ｐｇ膜トランジスタの製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工条株式会社 １、代理人 ｉ、補正命令の１１付 昭和 年 月 日 （
自発）５、補正の対象 １）明細召６頁６行ｒＺｖＯｙＪをｒＺｒＯ，Ｊと訂正
ツーる。
Claims (6)
- （１）絶縁物基板上にｆ−）電極を被着した後所定のパ
ターニングを行いかつ酸化させてダート電極の表面にｆ
−）絶縁膜を形成する工程と、上記ダート絶縁膜上およ
び上記絶縁物基板上に非晶質シリコンを堆積した後低抵
抗非晶質シリコン層を堆積して薄膜トランジスタになる
部分以外を除去して島状にノＲターニングする工程と、
チャンネル部分となる上記低抵抗非晶質シリコンを除去
しこの除去した部分にオーミック１を形成する工程とよ
ｐなる薄膜トランジスタの製造方法。 - （２）ダート電極はタンタルを用いることを特徴とする
特許請求の範囲第１項記載の薄膜トランジスタの製造方
法。 - （３）ダート電極はチタンを用いることを特徴とする特
許請求の範囲第１項記載の薄膜トランジスタの製造方法
。 - （４）ダート電極はタングステンを用いることを特徴と
する特許請求の範囲第１項記載の薄膜トランジスタの製
造方法。 - （５）ダート電極はジルコンを用いることを特徴とする
特許請求の範囲第１項記載の薄膜トランジスタの製造方
法。 - （６）ダート電極はアルミニウムを用いることを特徴と
する特許請求の範囲第１項記載の薄膜トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18614082A JPS5975668A (ja) | 1982-10-25 | 1982-10-25 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18614082A JPS5975668A (ja) | 1982-10-25 | 1982-10-25 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5975668A true JPS5975668A (ja) | 1984-04-28 |
Family
ID=16183072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18614082A Pending JPS5975668A (ja) | 1982-10-25 | 1982-10-25 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975668A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171160A (ja) * | 1986-01-22 | 1987-07-28 | Sharp Corp | 薄膜トランジスタ |
| JPS6312173A (ja) * | 1986-07-03 | 1988-01-19 | Tokyo Noukou Univ | 絶縁ゲ−ト電界効果トランジスタ |
| JPS641274A (en) * | 1987-06-24 | 1989-01-05 | Hitachi Ltd | Thin film transistor and manufacture thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5669864A (en) * | 1979-11-09 | 1981-06-11 | Japan Electronic Ind Dev Assoc<Jeida> | Thin-film transistor |
| JPS56135968A (en) * | 1980-03-27 | 1981-10-23 | Canon Inc | Amorphous silicon thin film transistor and manufacture thereof |
-
1982
- 1982-10-25 JP JP18614082A patent/JPS5975668A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5669864A (en) * | 1979-11-09 | 1981-06-11 | Japan Electronic Ind Dev Assoc<Jeida> | Thin-film transistor |
| JPS56135968A (en) * | 1980-03-27 | 1981-10-23 | Canon Inc | Amorphous silicon thin film transistor and manufacture thereof |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171160A (ja) * | 1986-01-22 | 1987-07-28 | Sharp Corp | 薄膜トランジスタ |
| JPS6312173A (ja) * | 1986-07-03 | 1988-01-19 | Tokyo Noukou Univ | 絶縁ゲ−ト電界効果トランジスタ |
| JPS641274A (en) * | 1987-06-24 | 1989-01-05 | Hitachi Ltd | Thin film transistor and manufacture thereof |
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