JPS5972821A - タイマ装置 - Google Patents
タイマ装置Info
- Publication number
- JPS5972821A JPS5972821A JP18357482A JP18357482A JPS5972821A JP S5972821 A JPS5972821 A JP S5972821A JP 18357482 A JP18357482 A JP 18357482A JP 18357482 A JP18357482 A JP 18357482A JP S5972821 A JPS5972821 A JP S5972821A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- voltage
- level
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はタイマ装置に係り、特に、ワンショットモノ
マルチバイブレークを用いたタイマ装置の改良に関する
。
マルチバイブレークを用いたタイマ装置の改良に関する
。
第１図は従来のタイマ装置を示している。この（１）
タイマ装置には、トリガパルスに基づいてスイッチング
制御出力を発生するスイッチング制御回路２と、このス
イッチング制御回路２のスイッチング制御出力でスイッ
チング状態を切り換えられるスイッチング回路４と、こ
のスイッチング回路４により充放電が制御される時定数
回路６と、この時定数回路６の端子電圧と基準電圧とを
比較してその大小関係からスイッチング出力を発生しス
イッチング制御回路２に初期状態に復帰させるための制
御入力を与える電圧比較回路８とが設置され、外部に接
続された時定数回路６を除いて他の回路は集積回路で構
成されている。
制御出力を発生するスイッチング制御回路２と、このス
イッチング制御回路２のスイッチング制御出力でスイッ
チング状態を切り換えられるスイッチング回路４と、こ
のスイッチング回路４により充放電が制御される時定数
回路６と、この時定数回路６の端子電圧と基準電圧とを
比較してその大小関係からスイッチング出力を発生しス
イッチング制御回路２に初期状態に復帰させるための制
御入力を与える電圧比較回路８とが設置され、外部に接
続された時定数回路６を除いて他の回路は集積回路で構
成されている。
スイッチング制御回路２はフリップフロップ回路１２．
１４及びＮＡＮＤゲート１６．１８．２０．２２で構成
され、フリップフロップ回路１２はＮＡＮＤゲート２４
．２６、フリップフロップ回路１４はＮＡＮＤゲート２
８．３０で構成されている。ＮＡＮＤゲート１６．１８
．２２は共にインバータとして使用され、入力端子３２
にはスイッチング入力としてのトリガパルスが与えられ
（２） るように成っている。即ち、このスイッチング制御回路
２はトリガパルスに応動してスイッチング制御出力を発
生するとともに、前記電圧比較回路８の出力に応動して
初期状態に復帰するように成っている。
１４及びＮＡＮＤゲート１６．１８．２０．２２で構成
され、フリップフロップ回路１２はＮＡＮＤゲート２４
．２６、フリップフロップ回路１４はＮＡＮＤゲート２
８．３０で構成されている。ＮＡＮＤゲート１６．１８
．２２は共にインバータとして使用され、入力端子３２
にはスイッチング入力としてのトリガパルスが与えられ
（２） るように成っている。即ち、このスイッチング制御回路
２はトリガパルスに応動してスイッチング制御出力を発
生するとともに、前記電圧比較回路８の出力に応動して
初期状態に復帰するように成っている。
スイッチング回路４は時定数回路６の充放電を制御する
ための制御端子３４と基準電位点端子３６との間に抵抗
３８及びスイッチング素子としてのトランジスタ４０を
直列に挿入して構成されている。トランジスタ４０のベ
ースには前記ＮＡＮＤゲート２２が発生するスイッチン
グ制御パルスが与えられるとともに、抵抗４２を介して
形成された電圧印加端子４４には安定化電圧Ｖ ｒｅｇ
が印加される。
ための制御端子３４と基準電位点端子３６との間に抵抗
３８及びスイッチング素子としてのトランジスタ４０を
直列に挿入して構成されている。トランジスタ４０のベ
ースには前記ＮＡＮＤゲート２２が発生するスイッチン
グ制御パルスが与えられるとともに、抵抗４２を介して
形成された電圧印加端子４４には安定化電圧Ｖ ｒｅｇ
が印加される。
時定数回路６は駆動電圧Ｖｃｃを印加する電圧印加端子
４６と制御端子３４との間に挿入された抵抗４８と、制
御端子３４と基準電位点端子３６との間に挿入されたコ
ンデンサ５０とで構成されている。即ち、コンデンサ５
０はトランジスタ４０が不導通状態にあるとき、抵抗４
８を介して印加（３） される駆動電圧Ｖｃｃで充電され、この充電電圧はトラ
ンジスタ４０が導通状態にされたとき、放電状態に制御
されるように成っている。
４６と制御端子３４との間に挿入された抵抗４８と、制
御端子３４と基準電位点端子３６との間に挿入されたコ
ンデンサ５０とで構成されている。即ち、コンデンサ５
０はトランジスタ４０が不導通状態にあるとき、抵抗４
８を介して印加（３） される駆動電圧Ｖｃｃで充電され、この充電電圧はトラ
ンジスタ４０が導通状態にされたとき、放電状態に制御
されるように成っている。
また、電圧比較回路８はトランジスタ５２．５４．５６
．５８．６０及び抵抗６２．６４．６６．６８で構成さ
れている。トランジスタ５２のベースには制御端子３４
からコンデンサ５０の端子電圧が印加され、一方、トラ
ンジスタ５４のベースには電圧印加端子４６と基準電位
点との間には接続された抵抗６４．６６から成る分圧回
路で基準電圧が設定されている。即ち、トランジスタ５
２．５４は、ベースに印加される基準電圧と、コンデン
サ５０の端子電圧の比較に基づき、その大小関係でスイ
ッチング動作をする。そして、トランジスタ５４のコレ
クタと電圧印加端子４６との間には、ベース・コレクタ
間が共通に接続されたトランジスタ５６が挿入され、ト
ランジスタ５４の動作はトランジスタ５６を介してトラ
ンジスタ５８に与えられ、このトランジスタ５８のコレ
クタにベースが接続されたトランジスタ６０のコレクタ
（４） から電圧比較回路８の出力が取り出されるように成って
いる。
．５８．６０及び抵抗６２．６４．６６．６８で構成さ
れている。トランジスタ５２のベースには制御端子３４
からコンデンサ５０の端子電圧が印加され、一方、トラ
ンジスタ５４のベースには電圧印加端子４６と基準電位
点との間には接続された抵抗６４．６６から成る分圧回
路で基準電圧が設定されている。即ち、トランジスタ５
２．５４は、ベースに印加される基準電圧と、コンデン
サ５０の端子電圧の比較に基づき、その大小関係でスイ
ッチング動作をする。そして、トランジスタ５４のコレ
クタと電圧印加端子４６との間には、ベース・コレクタ
間が共通に接続されたトランジスタ５６が挿入され、ト
ランジスタ５４の動作はトランジスタ５６を介してトラ
ンジスタ５８に与えられ、このトランジスタ５８のコレ
クタにベースが接続されたトランジスタ６０のコレクタ
（４） から電圧比較回路８の出力が取り出されるように成って
いる。
第２図はこのタイマ装置の動作タイミングを示し、矢印
はそのタイミングを示している。即ち、Ａに示すトリガ
パルスＡ１が入力端子３２に与えられると、その前縁に
同期してＮＡＮＤゲート１６の出力はＢに示すように高
（Ｈ）レベル、ＮＡＮＤゲート２０の出力はＦに示すよ
うに低（Ｌ）レベル、ＮＡＮＤゲート３０の出力はＨに
示すようにタイマ出力として１ルベル、ＮＡＮＤゲート
２２の出力はｌに示すようにスイッチング制御出力とし
てのＬレベルと成る。この結果、トランジスタ４０は不
導通状態になり、コンデンサ５０は充電状態に置かれる
。コンデンサ５０は第２図■７のＬｌに示すように充電
され、その端子電圧は上昇して行くことになる。なお、
この場合、ＮＡＮＤゲート３０の出力に同期してＮＡＮ
Ｄゲート２８の出力は１ルベルに移行するとともに、Ｎ
ＡＮＤゲート２６の出力もＨレベルに移行する。また、
このＮＡＮＤゲート２６の出力に同期してＮＡＮ（５） Ｄゲート２４の出力はＬレベルに移行するが、トリガパ
ルスＡ１の後縁に同期してＮＡＮＤゲート１６の出力が
Ｌレベルに移行するため、これに同期してＮＡＮＤゲー
ト２４の出力はＬレベルに移行する。
はそのタイミングを示している。即ち、Ａに示すトリガ
パルスＡ１が入力端子３２に与えられると、その前縁に
同期してＮＡＮＤゲート１６の出力はＢに示すように高
（Ｈ）レベル、ＮＡＮＤゲート２０の出力はＦに示すよ
うに低（Ｌ）レベル、ＮＡＮＤゲート３０の出力はＨに
示すようにタイマ出力として１ルベル、ＮＡＮＤゲート
２２の出力はｌに示すようにスイッチング制御出力とし
てのＬレベルと成る。この結果、トランジスタ４０は不
導通状態になり、コンデンサ５０は充電状態に置かれる
。コンデンサ５０は第２図■７のＬｌに示すように充電
され、その端子電圧は上昇して行くことになる。なお、
この場合、ＮＡＮＤゲート３０の出力に同期してＮＡＮ
Ｄゲート２８の出力は１ルベルに移行するとともに、Ｎ
ＡＮＤゲート２６の出力もＨレベルに移行する。また、
このＮＡＮＤゲート２６の出力に同期してＮＡＮ（５） Ｄゲート２４の出力はＬレベルに移行するが、トリガパ
ルスＡ１の後縁に同期してＮＡＮＤゲート１６の出力が
Ｌレベルに移行するため、これに同期してＮＡＮＤゲー
ト２４の出力はＬレベルに移行する。
そして、コンデンサ５０の端子電圧が電圧比較回路８の
基準電圧レベルを越えると、トランジスタ５２．５４の
動作が反転し、この動作はトランジスタ５６．５８に伝
達され、トランジスタ６０のコレクタ電位はＫに示すよ
うにＨレベルとなる。
基準電圧レベルを越えると、トランジスタ５２．５４の
動作が反転し、この動作はトランジスタ５６．５８に伝
達され、トランジスタ６０のコレクタ電位はＫに示すよ
うにＨレベルとなる。
このトランジスタ６０のスイッチングによって、ＮＡＮ
Ｄゲート１８の出力はＥに示すようにＬレベルに移行し
、ＮＡＮＤゲート２８の出力はＨレベルとなり、ＮＡＮ
Ｄゲート３０の出力はＬレベルに移行することになる。
Ｄゲート１８の出力はＥに示すようにＬレベルに移行し
、ＮＡＮＤゲート２８の出力はＨレベルとなり、ＮＡＮ
Ｄゲート３０の出力はＬレベルに移行することになる。
この結果、ＮＡＮＤゲート２２の出力はＨレベルに移行
し、トランジスタ４０は導通状態になる。このため、コ
ンデンサ５０は抵抗３８及びトランジスタ４０を介して
放電状態に置かれ、第２図りのＬ２に示すように放電さ
れることになる。また、コンデンサ５０の端（６） 予電圧が電圧比較回路８の基準電圧レベルより低下する
と、トランジスタ５２．５４の動作が反転し、これに同
期してトランジスタ６ｏのコレクタ電位はＫに示すよう
に■、レベルに移行し、ＮＡＮＤゲート１８の出力はＨ
レベルとなる。
し、トランジスタ４０は導通状態になる。このため、コ
ンデンサ５０は抵抗３８及びトランジスタ４０を介して
放電状態に置かれ、第２図りのＬ２に示すように放電さ
れることになる。また、コンデンサ５０の端（６） 予電圧が電圧比較回路８の基準電圧レベルより低下する
と、トランジスタ５２．５４の動作が反転し、これに同
期してトランジスタ６ｏのコレクタ電位はＫに示すよう
に■、レベルに移行し、ＮＡＮＤゲート１８の出力はＨ
レベルとなる。
ここで、コンデンサ５０が放電途上になる場合において
、入力端子３２にトリガパルスＡ２が与えられると、ト
リガパルスＡ１の前縁部分と同様の動作で、トランジス
タ４０が不導通状態になるため、第２図りのＬ２の途上
から充電されることになる。この結果、コンデンサ５ｏ
の端子電圧が電圧比較回路８の基準電圧レベルに到達す
る時間が速くなり、ＮＡＮＤゲート３０から得られるタ
イマ出力は、正規のトリガパルスＡ１の場合に比較して
短い時間間隔Ｔ（＜Ｔｏ）と成る。
、入力端子３２にトリガパルスＡ２が与えられると、ト
リガパルスＡ１の前縁部分と同様の動作で、トランジス
タ４０が不導通状態になるため、第２図りのＬ２の途上
から充電されることになる。この結果、コンデンサ５ｏ
の端子電圧が電圧比較回路８の基準電圧レベルに到達す
る時間が速くなり、ＮＡＮＤゲート３０から得られるタ
イマ出力は、正規のトリガパルスＡ１の場合に比較して
短い時間間隔Ｔ（＜Ｔｏ）と成る。
これは何等かの原因でトリガパルスの間隔が乱れた場合
、正確なタイマ出力を形成することができないこととな
り、タイマ装置としては極めて不都合である。
、正確なタイマ出力を形成することができないこととな
り、タイマ装置としては極めて不都合である。
この発明は、電圧比較回路にヒステリシス機能（７）
を付加することによりトリガパルスの間隔が乱れても常
に正確なタイミングで一定幅の出力を発生するタイマ装
置の提供を目的とする。
に正確なタイミングで一定幅の出力を発生するタイマ装
置の提供を目的とする。
この発明を図面に示した実施例を参照して詳細に説明す
る。第３図はこの発明のタイマ装置の実施例を示し、第
１図に示すタイマ装置と同一部分には同一符号が付しで
ある。図において、この実施例のタイマ装置には、電圧
比較回路８にヒステリシス回路７０が付加されるととも
に、スイッチング制御回路２にはヒステリシス回路７０
の動作に応動してトリガパルスの入力を禁止する禁止回
路７２が付加されている。即ち、電圧比較回路８の非反
転入力端子（＋）には抵抗７４．７６．７８で基準電圧
が設定され、抵抗７８の端子間にスイッチング素子とし
てのトランジスタ８０のコレクタ及びエミッタが基準電
位点側をエミッタにして接続されている。このトランジ
スタ８０のベースには、電圧比較回路８の出力がＮＡＮ
Ｄゲート８２で構成されるインバータを介して入力され
ている。
る。第３図はこの発明のタイマ装置の実施例を示し、第
１図に示すタイマ装置と同一部分には同一符号が付しで
ある。図において、この実施例のタイマ装置には、電圧
比較回路８にヒステリシス回路７０が付加されるととも
に、スイッチング制御回路２にはヒステリシス回路７０
の動作に応動してトリガパルスの入力を禁止する禁止回
路７２が付加されている。即ち、電圧比較回路８の非反
転入力端子（＋）には抵抗７４．７６．７８で基準電圧
が設定され、抵抗７８の端子間にスイッチング素子とし
てのトランジスタ８０のコレクタ及びエミッタが基準電
位点側をエミッタにして接続されている。このトランジ
スタ８０のベースには、電圧比較回路８の出力がＮＡＮ
Ｄゲート８２で構成されるインバータを介して入力され
ている。
（８）
また、このヒステリシス回路７０が動作しているとき、
スイッチング制御回路２に対してトリガパルスの入力を
禁止するための禁止回路７２は、ＮＡＮＤゲート１６．
８２の出力の論理積を得るＡＮＤゲート８４をフリップ
フロップ回路１２のリセント入力部に付加するとともに
、ＮＡＮＤゲート８２の出力をＮＡＮＤゲート２ｏに付
与して構成されている。
スイッチング制御回路２に対してトリガパルスの入力を
禁止するための禁止回路７２は、ＮＡＮＤゲート１６．
８２の出力の論理積を得るＡＮＤゲート８４をフリップ
フロップ回路１２のリセント入力部に付加するとともに
、ＮＡＮＤゲート８２の出力をＮＡＮＤゲート２ｏに付
与して構成されている。
このような構成によれば、コンデンサ５０の端子電圧が
電圧比較回路８に抵抗７４．７６．７８の分圧回路で設
定されている上限基準電圧レベルＶａを越えると、電圧
比較回路８の出力はＬレベルとなり、この出力はＮＡＮ
Ｄゲート８２を介してトランジスタ８０のベースに印加
されるため、トランジスタ８０が導通状態に成る。この
結果、抵抗７４はトランジスタ８０を介して短絡状態に
置かれ、電圧比較回路８の非反転入力端子（＋）には、
抵抗７４．７６で設定される低い下限基準電圧レベルｖ
ｂが設定され、コンデンサ５０の端子電圧がこの下限基
準電圧レベルｖｂより低下す（９） るまでの期間、電圧比較回路８の出力はＬレベルとなる
。即ち、電圧比較回路８には、ヒステリシス特性が付与
されることになる。
電圧比較回路８に抵抗７４．７６．７８の分圧回路で設
定されている上限基準電圧レベルＶａを越えると、電圧
比較回路８の出力はＬレベルとなり、この出力はＮＡＮ
Ｄゲート８２を介してトランジスタ８０のベースに印加
されるため、トランジスタ８０が導通状態に成る。この
結果、抵抗７４はトランジスタ８０を介して短絡状態に
置かれ、電圧比較回路８の非反転入力端子（＋）には、
抵抗７４．７６で設定される低い下限基準電圧レベルｖ
ｂが設定され、コンデンサ５０の端子電圧がこの下限基
準電圧レベルｖｂより低下す（９） るまでの期間、電圧比較回路８の出力はＬレベルとなる
。即ち、電圧比較回路８には、ヒステリシス特性が付与
されることになる。
また、スイッチング制御回路２のフリップフロップ回路
１２には、ＮＡＮＤゲート８２の出力に応動して禁止回
路７２が動作する。即ち、ＮＡＮＤゲート８２の出力は
ＡＮＤゲート８４に与えられてフリップフロップ回路１
２はリセント状態に置かれ、コンデンサ５０が前記下限
基準電圧レベルｖｂより低下するまでの期間、ＮＡＮＤ
ゲート２０は入力端子３２に与えられるトリガパルスの
通過を禁止する。
１２には、ＮＡＮＤゲート８２の出力に応動して禁止回
路７２が動作する。即ち、ＮＡＮＤゲート８２の出力は
ＡＮＤゲート８４に与えられてフリップフロップ回路１
２はリセント状態に置かれ、コンデンサ５０が前記下限
基準電圧レベルｖｂより低下するまでの期間、ＮＡＮＤ
ゲート２０は入力端子３２に与えられるトリガパルスの
通過を禁止する。
この結果、トリガパルスが不規則にコンデンサ５０の放
電途上に入力されても、タイマ装置は常に正確なタイマ
出力を発生し、精度の高いタイマ機能を維持することが
できる。
電途上に入力されても、タイマ装置は常に正確なタイマ
出力を発生し、精度の高いタイマ機能を維持することが
できる。
第４図はこの発明のタイマ装置の具体的な実施例を示し
ている。図において、第１図に示すタイマ装置又は前記
実施例のタイマ装置と同一部分には同一符号が付しであ
る。即ち、ヒステリシス回（１０） 路７０は電圧比較回路８の内部に構成され、トランジス
タ８０のベースはインバータを構成するトランジスタ５
８のコレクタに接続されるとともに、このトランジスタ
５８のコレクタとトランジスタ６０のベースとの間には
抵抗８８が挿入されている。
ている。図において、第１図に示すタイマ装置又は前記
実施例のタイマ装置と同一部分には同一符号が付しであ
る。即ち、ヒステリシス回（１０） 路７０は電圧比較回路８の内部に構成され、トランジス
タ８０のベースはインバータを構成するトランジスタ５
８のコレクタに接続されるとともに、このトランジスタ
５８のコレクタとトランジスタ６０のベースとの間には
抵抗８８が挿入されている。
また、スイッチング制御回路２に付加される禁止回路７
２は、スイッチング制御回路２の論理回路で構成されて
いる。即ち、前記実施例のＮＡＮＤゲート８２はＮＡＮ
Ｄゲート１８゛で構成され、ＮＡＮＤゲート１８゛の出
力をＮＡＮＤゲート２６°に与えるとともに、ＮＡＮＤ
ゲート２０”にも与えることでトリガパルスの入力禁止
機能を得ている。
２は、スイッチング制御回路２の論理回路で構成されて
いる。即ち、前記実施例のＮＡＮＤゲート８２はＮＡＮ
Ｄゲート１８゛で構成され、ＮＡＮＤゲート１８゛の出
力をＮＡＮＤゲート２６°に与えるとともに、ＮＡＮＤ
ゲート２０”にも与えることでトリガパルスの入力禁止
機能を得ている。
このような構成において、その動作を第５図を参照して
説明する。第２図に示す動作タイミングとの比較から明
らかなように、トリガパルスＡ１に対するコンデンサ５
０の充電までは第１図に示すタイマ装置と同様の動作で
ある。
説明する。第２図に示す動作タイミングとの比較から明
らかなように、トリガパルスＡ１に対するコンデンサ５
０の充電までは第１図に示すタイマ装置と同様の動作で
ある。
Ｌに示すようにコンデンサ５０が電圧比較回路（１１）
８の上限基準電圧レベルＶａに到達すると、トランジス
タ５２．５４の動作が反転し、トランジスタ６０のコレ
クタ電位はＨレベルに移行し、ＮＡＮＤゲート１８′の
出力はＥに示すようにＬレベルに移行する。これに同期
してＮＡＮＤゲート２８の出力はＧに示すようにＨレベ
ル、ＮＡＮＤゲート３０の出力はＨに示すようにＬレベ
ルに移行し、ＮＡＮＤゲート２２の出力はＩに示すよう
にＨレベルになり、トランジスタ４０はＪに示すように
導通状態になる。この結果、コンデンサ５０は抵抗３８
及びトランジスタ４０を介して放電状態に置かれる。
タ５２．５４の動作が反転し、トランジスタ６０のコレ
クタ電位はＨレベルに移行し、ＮＡＮＤゲート１８′の
出力はＥに示すようにＬレベルに移行する。これに同期
してＮＡＮＤゲート２８の出力はＧに示すようにＨレベ
ル、ＮＡＮＤゲート３０の出力はＨに示すようにＬレベ
ルに移行し、ＮＡＮＤゲート２２の出力はＩに示すよう
にＨレベルになり、トランジスタ４０はＪに示すように
導通状態になる。この結果、コンデンサ５０は抵抗３８
及びトランジスタ４０を介して放電状態に置かれる。
このとき、Ｄに示すように、ＮＡＮＤゲート２８の出力
がＧに示すようにＨレベルに移行し、且つ、ＮＡＮＤゲ
ート１８”の出力がＥに示すようにＬレベルに移行して
も、ＮＡＮＤゲート２６゜の出力はＤに示すようにＨレ
ベルに成る。
がＧに示すようにＨレベルに移行し、且つ、ＮＡＮＤゲ
ート１８”の出力がＥに示すようにＬレベルに移行して
も、ＮＡＮＤゲート２６゜の出力はＤに示すようにＨレ
ベルに成る。
また、電圧比較回路８のトランジスタ５２．５４は動作
で、トランジスタ８０が導通状態になり、基準電圧は下
限基準電圧ｖｂに変更されるため、（１２） トランジスタ６０の出力レベルは、Ｋに示すように、ヒ
ステリシス期間中Ｈレベルとなり、コンデンサ５０の端
子電圧が下限基準電圧レベルｖｂより低下することによ
り、トランジスタ６０のコンデンサ電位はＬレベルに移
行する。これに応動してＮＡＮＤゲート１８°の出力は
Ｅに示すようにＨレベルに移行し、ＮＡＮＤゲート２６
”の出力はＬレベルに移行する。即ち、コンデンサ５０
の端子電圧が下限基準電圧レベルｖｂより低下しない期
間は、トリガパルスの入力を禁止する区間になり、トリ
ガパルスＡ２が与えられても、ＮＡＮＤゲート２０．２
４は禁止状態を維持し、不規則なトリガパルスが到来し
てもタイマ動作は生じない。この結果、誤動作が防止さ
れ、トリガパルスの時間間隔が乱れても、正確なタイマ
出力をＮＡＮＤゲート３０から得ることができる。
で、トランジスタ８０が導通状態になり、基準電圧は下
限基準電圧ｖｂに変更されるため、（１２） トランジスタ６０の出力レベルは、Ｋに示すように、ヒ
ステリシス期間中Ｈレベルとなり、コンデンサ５０の端
子電圧が下限基準電圧レベルｖｂより低下することによ
り、トランジスタ６０のコンデンサ電位はＬレベルに移
行する。これに応動してＮＡＮＤゲート１８°の出力は
Ｅに示すようにＨレベルに移行し、ＮＡＮＤゲート２６
”の出力はＬレベルに移行する。即ち、コンデンサ５０
の端子電圧が下限基準電圧レベルｖｂより低下しない期
間は、トリガパルスの入力を禁止する区間になり、トリ
ガパルスＡ２が与えられても、ＮＡＮＤゲート２０．２
４は禁止状態を維持し、不規則なトリガパルスが到来し
てもタイマ動作は生じない。この結果、誤動作が防止さ
れ、トリガパルスの時間間隔が乱れても、正確なタイマ
出力をＮＡＮＤゲート３０から得ることができる。
以上説明したようにこの発明によれば、電圧比較回路に
ヒステリシス機能を持たせ、この出力でスイッチング制
御回路を制御するので、トリガパルスの間隔が乱れて時
定数回路が初期状態に復帰（１３） していない場合に入力されても常に正確なタイミングで
タイマ出力を形成することができる。
ヒステリシス機能を持たせ、この出力でスイッチング制
御回路を制御するので、トリガパルスの間隔が乱れて時
定数回路が初期状態に復帰（１３） していない場合に入力されても常に正確なタイミングで
タイマ出力を形成することができる。
第１図は従来のタイマ装置を示す回路図、第２図はその
動作タイミングを示す説明図、第３図はこの発明のタイ
マ装置の実施例を示すブロック図、第４図はこの発明の
タイマ装置の実施例を示す回路図、第５図はその動作タ
イミングを示す説明図である。 ２・・・スイッチング制御回路、４・・・スイッチング
回路、６・・・時定数回路、８・・・電圧比較回路、７
０・・・ヒステリシス回路。 （１４） 第５図 手続補正書動却 １、事件の表示 昭和５７年特許願第１８３５７４号 ２、発明の名称 タイマ装置 ３、補正をする者 事件との関係 特許出願人 住 所 京都市右京区西院溝崎町２１番地名称ローム株
式会社 代表者 佐 藤 研 −部 ４、代理人〒１６７ 住 所 東京都杉並区天沼三丁目２番２号荻窪勧業ビル
２階 ６、補正の対象 図面及び委任状 ７、補正の内容 （１）浄書した図面１通（内容に変更なし）を別紙の通
り補正します。 （２）委任状１通を別紙の通り補正します。 以上 １０３
動作タイミングを示す説明図、第３図はこの発明のタイ
マ装置の実施例を示すブロック図、第４図はこの発明の
タイマ装置の実施例を示す回路図、第５図はその動作タ
イミングを示す説明図である。 ２・・・スイッチング制御回路、４・・・スイッチング
回路、６・・・時定数回路、８・・・電圧比較回路、７
０・・・ヒステリシス回路。 （１４） 第５図 手続補正書動却 １、事件の表示 昭和５７年特許願第１８３５７４号 ２、発明の名称 タイマ装置 ３、補正をする者 事件との関係 特許出願人 住 所 京都市右京区西院溝崎町２１番地名称ローム株
式会社 代表者 佐 藤 研 −部 ４、代理人〒１６７ 住 所 東京都杉並区天沼三丁目２番２号荻窪勧業ビル
２階 ６、補正の対象 図面及び委任状 ７、補正の内容 （１）浄書した図面１通（内容に変更なし）を別紙の通
り補正します。 （２）委任状１通を別紙の通り補正します。 以上 １０３
Claims (1)
- コンデンサの充放電を切り換えるスイッチング回路と、
前記コンデンサの端子電圧と基準電圧とを比較しこれら
の大小関係でスイッチング出力を発生する電圧比較回路
と、前記コンデンサの放電時に前記基準電圧を変更して
前記電圧比較回路にヒステリシス特性を持たせるヒステ
リシス回路と、トリガパルスに応動して前記スイッチン
グ回路を制御するとともに前記電圧比較回路のスイッチ
ング出力により前記トリガパルスの入力を禁止するスイ
ッチング制御回路とを具備したことを特徴とするタイマ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18357482A JPS5972821A (ja) | 1982-10-19 | 1982-10-19 | タイマ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18357482A JPS5972821A (ja) | 1982-10-19 | 1982-10-19 | タイマ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5972821A true JPS5972821A (ja) | 1984-04-24 |
| JPH0315847B2 JPH0315847B2 (ja) | 1991-03-04 |
Family
ID=16138187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18357482A Granted JPS5972821A (ja) | 1982-10-19 | 1982-10-19 | タイマ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972821A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50106554A (ja) * | 1974-01-29 | 1975-08-22 | ||
| JPS50126368A (ja) * | 1974-03-25 | 1975-10-04 | ||
| JPS52136555A (en) * | 1976-05-10 | 1977-11-15 | Matsushita Electric Works Ltd | Timer |
| JPS5311947U (ja) * | 1976-07-13 | 1978-01-31 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5311947B2 (ja) * | 1973-08-04 | 1978-04-25 |
-
1982
- 1982-10-19 JP JP18357482A patent/JPS5972821A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50106554A (ja) * | 1974-01-29 | 1975-08-22 | ||
| JPS50126368A (ja) * | 1974-03-25 | 1975-10-04 | ||
| JPS52136555A (en) * | 1976-05-10 | 1977-11-15 | Matsushita Electric Works Ltd | Timer |
| JPS5311947U (ja) * | 1976-07-13 | 1978-01-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0315847B2 (ja) | 1991-03-04 |
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