JPS5972821A - タイマ装置 - Google Patents
タイマ装置Info
- Publication number
- JPS5972821A JPS5972821A JP18357482A JP18357482A JPS5972821A JP S5972821 A JPS5972821 A JP S5972821A JP 18357482 A JP18357482 A JP 18357482A JP 18357482 A JP18357482 A JP 18357482A JP S5972821 A JPS5972821 A JP S5972821A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- voltage
- level
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はタイマ装置に係り、特に、ワンショットモノ
マルチバイブレークを用いたタイマ装置の改良に関する
。
マルチバイブレークを用いたタイマ装置の改良に関する
。
第1図は従来のタイマ装置を示している。この(1)
タイマ装置には、トリガパルスに基づいてスイッチング
制御出力を発生するスイッチング制御回路2と、このス
イッチング制御回路2のスイッチング制御出力でスイッ
チング状態を切り換えられるスイッチング回路4と、こ
のスイッチング回路4により充放電が制御される時定数
回路6と、この時定数回路6の端子電圧と基準電圧とを
比較してその大小関係からスイッチング出力を発生しス
イッチング制御回路2に初期状態に復帰させるための制
御入力を与える電圧比較回路8とが設置され、外部に接
続された時定数回路6を除いて他の回路は集積回路で構
成されている。
制御出力を発生するスイッチング制御回路2と、このス
イッチング制御回路2のスイッチング制御出力でスイッ
チング状態を切り換えられるスイッチング回路4と、こ
のスイッチング回路4により充放電が制御される時定数
回路6と、この時定数回路6の端子電圧と基準電圧とを
比較してその大小関係からスイッチング出力を発生しス
イッチング制御回路2に初期状態に復帰させるための制
御入力を与える電圧比較回路8とが設置され、外部に接
続された時定数回路6を除いて他の回路は集積回路で構
成されている。
スイッチング制御回路2はフリップフロップ回路12.
14及びNANDゲート16.18.20.22で構成
され、フリップフロップ回路12はNANDゲート24
.26、フリップフロップ回路14はNANDゲート2
8.30で構成されている。NANDゲート16.18
.22は共にインバータとして使用され、入力端子32
にはスイッチング入力としてのトリガパルスが与えられ
(2) るように成っている。即ち、このスイッチング制御回路
2はトリガパルスに応動してスイッチング制御出力を発
生するとともに、前記電圧比較回路8の出力に応動して
初期状態に復帰するように成っている。
14及びNANDゲート16.18.20.22で構成
され、フリップフロップ回路12はNANDゲート24
.26、フリップフロップ回路14はNANDゲート2
8.30で構成されている。NANDゲート16.18
.22は共にインバータとして使用され、入力端子32
にはスイッチング入力としてのトリガパルスが与えられ
(2) るように成っている。即ち、このスイッチング制御回路
2はトリガパルスに応動してスイッチング制御出力を発
生するとともに、前記電圧比較回路8の出力に応動して
初期状態に復帰するように成っている。
スイッチング回路4は時定数回路6の充放電を制御する
ための制御端子34と基準電位点端子36との間に抵抗
38及びスイッチング素子としてのトランジスタ40を
直列に挿入して構成されている。トランジスタ40のベ
ースには前記NANDゲート22が発生するスイッチン
グ制御パルスが与えられるとともに、抵抗42を介して
形成された電圧印加端子44には安定化電圧V reg
が印加される。
ための制御端子34と基準電位点端子36との間に抵抗
38及びスイッチング素子としてのトランジスタ40を
直列に挿入して構成されている。トランジスタ40のベ
ースには前記NANDゲート22が発生するスイッチン
グ制御パルスが与えられるとともに、抵抗42を介して
形成された電圧印加端子44には安定化電圧V reg
が印加される。
時定数回路6は駆動電圧Vccを印加する電圧印加端子
46と制御端子34との間に挿入された抵抗48と、制
御端子34と基準電位点端子36との間に挿入されたコ
ンデンサ50とで構成されている。即ち、コンデンサ5
0はトランジスタ40が不導通状態にあるとき、抵抗4
8を介して印加(3) される駆動電圧Vccで充電され、この充電電圧はトラ
ンジスタ40が導通状態にされたとき、放電状態に制御
されるように成っている。
46と制御端子34との間に挿入された抵抗48と、制
御端子34と基準電位点端子36との間に挿入されたコ
ンデンサ50とで構成されている。即ち、コンデンサ5
0はトランジスタ40が不導通状態にあるとき、抵抗4
8を介して印加(3) される駆動電圧Vccで充電され、この充電電圧はトラ
ンジスタ40が導通状態にされたとき、放電状態に制御
されるように成っている。
また、電圧比較回路8はトランジスタ52.54.56
.58.60及び抵抗62.64.66.68で構成さ
れている。トランジスタ52のベースには制御端子34
からコンデンサ50の端子電圧が印加され、一方、トラ
ンジスタ54のベースには電圧印加端子46と基準電位
点との間には接続された抵抗64.66から成る分圧回
路で基準電圧が設定されている。即ち、トランジスタ5
2.54は、ベースに印加される基準電圧と、コンデン
サ50の端子電圧の比較に基づき、その大小関係でスイ
ッチング動作をする。そして、トランジスタ54のコレ
クタと電圧印加端子46との間には、ベース・コレクタ
間が共通に接続されたトランジスタ56が挿入され、ト
ランジスタ54の動作はトランジスタ56を介してトラ
ンジスタ58に与えられ、このトランジスタ58のコレ
クタにベースが接続されたトランジスタ60のコレクタ
(4) から電圧比較回路8の出力が取り出されるように成って
いる。
.58.60及び抵抗62.64.66.68で構成さ
れている。トランジスタ52のベースには制御端子34
からコンデンサ50の端子電圧が印加され、一方、トラ
ンジスタ54のベースには電圧印加端子46と基準電位
点との間には接続された抵抗64.66から成る分圧回
路で基準電圧が設定されている。即ち、トランジスタ5
2.54は、ベースに印加される基準電圧と、コンデン
サ50の端子電圧の比較に基づき、その大小関係でスイ
ッチング動作をする。そして、トランジスタ54のコレ
クタと電圧印加端子46との間には、ベース・コレクタ
間が共通に接続されたトランジスタ56が挿入され、ト
ランジスタ54の動作はトランジスタ56を介してトラ
ンジスタ58に与えられ、このトランジスタ58のコレ
クタにベースが接続されたトランジスタ60のコレクタ
(4) から電圧比較回路8の出力が取り出されるように成って
いる。
第2図はこのタイマ装置の動作タイミングを示し、矢印
はそのタイミングを示している。即ち、Aに示すトリガ
パルスA1が入力端子32に与えられると、その前縁に
同期してNANDゲート16の出力はBに示すように高
(H)レベル、NANDゲート20の出力はFに示すよ
うに低(L)レベル、NANDゲート30の出力はHに
示すようにタイマ出力として1ルベル、NANDゲート
22の出力はlに示すようにスイッチング制御出力とし
てのLレベルと成る。この結果、トランジスタ40は不
導通状態になり、コンデンサ50は充電状態に置かれる
。コンデンサ50は第2図■7のLlに示すように充電
され、その端子電圧は上昇して行くことになる。なお、
この場合、NANDゲート30の出力に同期してNAN
Dゲート28の出力は1ルベルに移行するとともに、N
ANDゲート26の出力もHレベルに移行する。また、
このNANDゲート26の出力に同期してNAN(5) Dゲート24の出力はLレベルに移行するが、トリガパ
ルスA1の後縁に同期してNANDゲート16の出力が
Lレベルに移行するため、これに同期してNANDゲー
ト24の出力はLレベルに移行する。
はそのタイミングを示している。即ち、Aに示すトリガ
パルスA1が入力端子32に与えられると、その前縁に
同期してNANDゲート16の出力はBに示すように高
(H)レベル、NANDゲート20の出力はFに示すよ
うに低(L)レベル、NANDゲート30の出力はHに
示すようにタイマ出力として1ルベル、NANDゲート
22の出力はlに示すようにスイッチング制御出力とし
てのLレベルと成る。この結果、トランジスタ40は不
導通状態になり、コンデンサ50は充電状態に置かれる
。コンデンサ50は第2図■7のLlに示すように充電
され、その端子電圧は上昇して行くことになる。なお、
この場合、NANDゲート30の出力に同期してNAN
Dゲート28の出力は1ルベルに移行するとともに、N
ANDゲート26の出力もHレベルに移行する。また、
このNANDゲート26の出力に同期してNAN(5) Dゲート24の出力はLレベルに移行するが、トリガパ
ルスA1の後縁に同期してNANDゲート16の出力が
Lレベルに移行するため、これに同期してNANDゲー
ト24の出力はLレベルに移行する。
そして、コンデンサ50の端子電圧が電圧比較回路8の
基準電圧レベルを越えると、トランジスタ52.54の
動作が反転し、この動作はトランジスタ56.58に伝
達され、トランジスタ60のコレクタ電位はKに示すよ
うにHレベルとなる。
基準電圧レベルを越えると、トランジスタ52.54の
動作が反転し、この動作はトランジスタ56.58に伝
達され、トランジスタ60のコレクタ電位はKに示すよ
うにHレベルとなる。
このトランジスタ60のスイッチングによって、NAN
Dゲート18の出力はEに示すようにLレベルに移行し
、NANDゲート28の出力はHレベルとなり、NAN
Dゲート30の出力はLレベルに移行することになる。
Dゲート18の出力はEに示すようにLレベルに移行し
、NANDゲート28の出力はHレベルとなり、NAN
Dゲート30の出力はLレベルに移行することになる。
この結果、NANDゲート22の出力はHレベルに移行
し、トランジスタ40は導通状態になる。このため、コ
ンデンサ50は抵抗38及びトランジスタ40を介して
放電状態に置かれ、第2図りのL2に示すように放電さ
れることになる。また、コンデンサ50の端(6) 予電圧が電圧比較回路8の基準電圧レベルより低下する
と、トランジスタ52.54の動作が反転し、これに同
期してトランジスタ6oのコレクタ電位はKに示すよう
に■、レベルに移行し、NANDゲート18の出力はH
レベルとなる。
し、トランジスタ40は導通状態になる。このため、コ
ンデンサ50は抵抗38及びトランジスタ40を介して
放電状態に置かれ、第2図りのL2に示すように放電さ
れることになる。また、コンデンサ50の端(6) 予電圧が電圧比較回路8の基準電圧レベルより低下する
と、トランジスタ52.54の動作が反転し、これに同
期してトランジスタ6oのコレクタ電位はKに示すよう
に■、レベルに移行し、NANDゲート18の出力はH
レベルとなる。
ここで、コンデンサ50が放電途上になる場合において
、入力端子32にトリガパルスA2が与えられると、ト
リガパルスA1の前縁部分と同様の動作で、トランジス
タ40が不導通状態になるため、第2図りのL2の途上
から充電されることになる。この結果、コンデンサ5o
の端子電圧が電圧比較回路8の基準電圧レベルに到達す
る時間が速くなり、NANDゲート30から得られるタ
イマ出力は、正規のトリガパルスA1の場合に比較して
短い時間間隔T(<To)と成る。
、入力端子32にトリガパルスA2が与えられると、ト
リガパルスA1の前縁部分と同様の動作で、トランジス
タ40が不導通状態になるため、第2図りのL2の途上
から充電されることになる。この結果、コンデンサ5o
の端子電圧が電圧比較回路8の基準電圧レベルに到達す
る時間が速くなり、NANDゲート30から得られるタ
イマ出力は、正規のトリガパルスA1の場合に比較して
短い時間間隔T(<To)と成る。
これは何等かの原因でトリガパルスの間隔が乱れた場合
、正確なタイマ出力を形成することができないこととな
り、タイマ装置としては極めて不都合である。
、正確なタイマ出力を形成することができないこととな
り、タイマ装置としては極めて不都合である。
この発明は、電圧比較回路にヒステリシス機能(7)
を付加することによりトリガパルスの間隔が乱れても常
に正確なタイミングで一定幅の出力を発生するタイマ装
置の提供を目的とする。
に正確なタイミングで一定幅の出力を発生するタイマ装
置の提供を目的とする。
この発明を図面に示した実施例を参照して詳細に説明す
る。第3図はこの発明のタイマ装置の実施例を示し、第
1図に示すタイマ装置と同一部分には同一符号が付しで
ある。図において、この実施例のタイマ装置には、電圧
比較回路8にヒステリシス回路70が付加されるととも
に、スイッチング制御回路2にはヒステリシス回路70
の動作に応動してトリガパルスの入力を禁止する禁止回
路72が付加されている。即ち、電圧比較回路8の非反
転入力端子(+)には抵抗74.76.78で基準電圧
が設定され、抵抗78の端子間にスイッチング素子とし
てのトランジスタ80のコレクタ及びエミッタが基準電
位点側をエミッタにして接続されている。このトランジ
スタ80のベースには、電圧比較回路8の出力がNAN
Dゲート82で構成されるインバータを介して入力され
ている。
る。第3図はこの発明のタイマ装置の実施例を示し、第
1図に示すタイマ装置と同一部分には同一符号が付しで
ある。図において、この実施例のタイマ装置には、電圧
比較回路8にヒステリシス回路70が付加されるととも
に、スイッチング制御回路2にはヒステリシス回路70
の動作に応動してトリガパルスの入力を禁止する禁止回
路72が付加されている。即ち、電圧比較回路8の非反
転入力端子(+)には抵抗74.76.78で基準電圧
が設定され、抵抗78の端子間にスイッチング素子とし
てのトランジスタ80のコレクタ及びエミッタが基準電
位点側をエミッタにして接続されている。このトランジ
スタ80のベースには、電圧比較回路8の出力がNAN
Dゲート82で構成されるインバータを介して入力され
ている。
(8)
また、このヒステリシス回路70が動作しているとき、
スイッチング制御回路2に対してトリガパルスの入力を
禁止するための禁止回路72は、NANDゲート16.
82の出力の論理積を得るANDゲート84をフリップ
フロップ回路12のリセント入力部に付加するとともに
、NANDゲート82の出力をNANDゲート2oに付
与して構成されている。
スイッチング制御回路2に対してトリガパルスの入力を
禁止するための禁止回路72は、NANDゲート16.
82の出力の論理積を得るANDゲート84をフリップ
フロップ回路12のリセント入力部に付加するとともに
、NANDゲート82の出力をNANDゲート2oに付
与して構成されている。
このような構成によれば、コンデンサ50の端子電圧が
電圧比較回路8に抵抗74.76.78の分圧回路で設
定されている上限基準電圧レベルVaを越えると、電圧
比較回路8の出力はLレベルとなり、この出力はNAN
Dゲート82を介してトランジスタ80のベースに印加
されるため、トランジスタ80が導通状態に成る。この
結果、抵抗74はトランジスタ80を介して短絡状態に
置かれ、電圧比較回路8の非反転入力端子(+)には、
抵抗74.76で設定される低い下限基準電圧レベルv
bが設定され、コンデンサ50の端子電圧がこの下限基
準電圧レベルvbより低下す(9) るまでの期間、電圧比較回路8の出力はLレベルとなる
。即ち、電圧比較回路8には、ヒステリシス特性が付与
されることになる。
電圧比較回路8に抵抗74.76.78の分圧回路で設
定されている上限基準電圧レベルVaを越えると、電圧
比較回路8の出力はLレベルとなり、この出力はNAN
Dゲート82を介してトランジスタ80のベースに印加
されるため、トランジスタ80が導通状態に成る。この
結果、抵抗74はトランジスタ80を介して短絡状態に
置かれ、電圧比較回路8の非反転入力端子(+)には、
抵抗74.76で設定される低い下限基準電圧レベルv
bが設定され、コンデンサ50の端子電圧がこの下限基
準電圧レベルvbより低下す(9) るまでの期間、電圧比較回路8の出力はLレベルとなる
。即ち、電圧比較回路8には、ヒステリシス特性が付与
されることになる。
また、スイッチング制御回路2のフリップフロップ回路
12には、NANDゲート82の出力に応動して禁止回
路72が動作する。即ち、NANDゲート82の出力は
ANDゲート84に与えられてフリップフロップ回路1
2はリセント状態に置かれ、コンデンサ50が前記下限
基準電圧レベルvbより低下するまでの期間、NAND
ゲート20は入力端子32に与えられるトリガパルスの
通過を禁止する。
12には、NANDゲート82の出力に応動して禁止回
路72が動作する。即ち、NANDゲート82の出力は
ANDゲート84に与えられてフリップフロップ回路1
2はリセント状態に置かれ、コンデンサ50が前記下限
基準電圧レベルvbより低下するまでの期間、NAND
ゲート20は入力端子32に与えられるトリガパルスの
通過を禁止する。
この結果、トリガパルスが不規則にコンデンサ50の放
電途上に入力されても、タイマ装置は常に正確なタイマ
出力を発生し、精度の高いタイマ機能を維持することが
できる。
電途上に入力されても、タイマ装置は常に正確なタイマ
出力を発生し、精度の高いタイマ機能を維持することが
できる。
第4図はこの発明のタイマ装置の具体的な実施例を示し
ている。図において、第1図に示すタイマ装置又は前記
実施例のタイマ装置と同一部分には同一符号が付しであ
る。即ち、ヒステリシス回(10) 路70は電圧比較回路8の内部に構成され、トランジス
タ80のベースはインバータを構成するトランジスタ5
8のコレクタに接続されるとともに、このトランジスタ
58のコレクタとトランジスタ60のベースとの間には
抵抗88が挿入されている。
ている。図において、第1図に示すタイマ装置又は前記
実施例のタイマ装置と同一部分には同一符号が付しであ
る。即ち、ヒステリシス回(10) 路70は電圧比較回路8の内部に構成され、トランジス
タ80のベースはインバータを構成するトランジスタ5
8のコレクタに接続されるとともに、このトランジスタ
58のコレクタとトランジスタ60のベースとの間には
抵抗88が挿入されている。
また、スイッチング制御回路2に付加される禁止回路7
2は、スイッチング制御回路2の論理回路で構成されて
いる。即ち、前記実施例のNANDゲート82はNAN
Dゲート18゛で構成され、NANDゲート18゛の出
力をNANDゲート26°に与えるとともに、NAND
ゲート20”にも与えることでトリガパルスの入力禁止
機能を得ている。
2は、スイッチング制御回路2の論理回路で構成されて
いる。即ち、前記実施例のNANDゲート82はNAN
Dゲート18゛で構成され、NANDゲート18゛の出
力をNANDゲート26°に与えるとともに、NAND
ゲート20”にも与えることでトリガパルスの入力禁止
機能を得ている。
このような構成において、その動作を第5図を参照して
説明する。第2図に示す動作タイミングとの比較から明
らかなように、トリガパルスA1に対するコンデンサ5
0の充電までは第1図に示すタイマ装置と同様の動作で
ある。
説明する。第2図に示す動作タイミングとの比較から明
らかなように、トリガパルスA1に対するコンデンサ5
0の充電までは第1図に示すタイマ装置と同様の動作で
ある。
Lに示すようにコンデンサ50が電圧比較回路(11)
8の上限基準電圧レベルVaに到達すると、トランジス
タ52.54の動作が反転し、トランジスタ60のコレ
クタ電位はHレベルに移行し、NANDゲート18′の
出力はEに示すようにLレベルに移行する。これに同期
してNANDゲート28の出力はGに示すようにHレベ
ル、NANDゲート30の出力はHに示すようにLレベ
ルに移行し、NANDゲート22の出力はIに示すよう
にHレベルになり、トランジスタ40はJに示すように
導通状態になる。この結果、コンデンサ50は抵抗38
及びトランジスタ40を介して放電状態に置かれる。
タ52.54の動作が反転し、トランジスタ60のコレ
クタ電位はHレベルに移行し、NANDゲート18′の
出力はEに示すようにLレベルに移行する。これに同期
してNANDゲート28の出力はGに示すようにHレベ
ル、NANDゲート30の出力はHに示すようにLレベ
ルに移行し、NANDゲート22の出力はIに示すよう
にHレベルになり、トランジスタ40はJに示すように
導通状態になる。この結果、コンデンサ50は抵抗38
及びトランジスタ40を介して放電状態に置かれる。
このとき、Dに示すように、NANDゲート28の出力
がGに示すようにHレベルに移行し、且つ、NANDゲ
ート18”の出力がEに示すようにLレベルに移行して
も、NANDゲート26゜の出力はDに示すようにHレ
ベルに成る。
がGに示すようにHレベルに移行し、且つ、NANDゲ
ート18”の出力がEに示すようにLレベルに移行して
も、NANDゲート26゜の出力はDに示すようにHレ
ベルに成る。
また、電圧比較回路8のトランジスタ52.54は動作
で、トランジスタ80が導通状態になり、基準電圧は下
限基準電圧vbに変更されるため、(12) トランジスタ60の出力レベルは、Kに示すように、ヒ
ステリシス期間中Hレベルとなり、コンデンサ50の端
子電圧が下限基準電圧レベルvbより低下することによ
り、トランジスタ60のコンデンサ電位はLレベルに移
行する。これに応動してNANDゲート18°の出力は
Eに示すようにHレベルに移行し、NANDゲート26
”の出力はLレベルに移行する。即ち、コンデンサ50
の端子電圧が下限基準電圧レベルvbより低下しない期
間は、トリガパルスの入力を禁止する区間になり、トリ
ガパルスA2が与えられても、NANDゲート20.2
4は禁止状態を維持し、不規則なトリガパルスが到来し
てもタイマ動作は生じない。この結果、誤動作が防止さ
れ、トリガパルスの時間間隔が乱れても、正確なタイマ
出力をNANDゲート30から得ることができる。
で、トランジスタ80が導通状態になり、基準電圧は下
限基準電圧vbに変更されるため、(12) トランジスタ60の出力レベルは、Kに示すように、ヒ
ステリシス期間中Hレベルとなり、コンデンサ50の端
子電圧が下限基準電圧レベルvbより低下することによ
り、トランジスタ60のコンデンサ電位はLレベルに移
行する。これに応動してNANDゲート18°の出力は
Eに示すようにHレベルに移行し、NANDゲート26
”の出力はLレベルに移行する。即ち、コンデンサ50
の端子電圧が下限基準電圧レベルvbより低下しない期
間は、トリガパルスの入力を禁止する区間になり、トリ
ガパルスA2が与えられても、NANDゲート20.2
4は禁止状態を維持し、不規則なトリガパルスが到来し
てもタイマ動作は生じない。この結果、誤動作が防止さ
れ、トリガパルスの時間間隔が乱れても、正確なタイマ
出力をNANDゲート30から得ることができる。
以上説明したようにこの発明によれば、電圧比較回路に
ヒステリシス機能を持たせ、この出力でスイッチング制
御回路を制御するので、トリガパルスの間隔が乱れて時
定数回路が初期状態に復帰(13) していない場合に入力されても常に正確なタイミングで
タイマ出力を形成することができる。
ヒステリシス機能を持たせ、この出力でスイッチング制
御回路を制御するので、トリガパルスの間隔が乱れて時
定数回路が初期状態に復帰(13) していない場合に入力されても常に正確なタイミングで
タイマ出力を形成することができる。
第1図は従来のタイマ装置を示す回路図、第2図はその
動作タイミングを示す説明図、第3図はこの発明のタイ
マ装置の実施例を示すブロック図、第4図はこの発明の
タイマ装置の実施例を示す回路図、第5図はその動作タ
イミングを示す説明図である。 2・・・スイッチング制御回路、4・・・スイッチング
回路、6・・・時定数回路、8・・・電圧比較回路、7
0・・・ヒステリシス回路。 (14) 第5図 手続補正書動却 1、事件の表示 昭和57年特許願第183574号 2、発明の名称 タイマ装置 3、補正をする者 事件との関係 特許出願人 住 所 京都市右京区西院溝崎町21番地名称ローム株
式会社 代表者 佐 藤 研 −部 4、代理人〒167 住 所 東京都杉並区天沼三丁目2番2号荻窪勧業ビル
2階 6、補正の対象 図面及び委任状 7、補正の内容 (1)浄書した図面1通(内容に変更なし)を別紙の通
り補正します。 (2)委任状1通を別紙の通り補正します。 以上 103
動作タイミングを示す説明図、第3図はこの発明のタイ
マ装置の実施例を示すブロック図、第4図はこの発明の
タイマ装置の実施例を示す回路図、第5図はその動作タ
イミングを示す説明図である。 2・・・スイッチング制御回路、4・・・スイッチング
回路、6・・・時定数回路、8・・・電圧比較回路、7
0・・・ヒステリシス回路。 (14) 第5図 手続補正書動却 1、事件の表示 昭和57年特許願第183574号 2、発明の名称 タイマ装置 3、補正をする者 事件との関係 特許出願人 住 所 京都市右京区西院溝崎町21番地名称ローム株
式会社 代表者 佐 藤 研 −部 4、代理人〒167 住 所 東京都杉並区天沼三丁目2番2号荻窪勧業ビル
2階 6、補正の対象 図面及び委任状 7、補正の内容 (1)浄書した図面1通(内容に変更なし)を別紙の通
り補正します。 (2)委任状1通を別紙の通り補正します。 以上 103
Claims (1)
- コンデンサの充放電を切り換えるスイッチング回路と、
前記コンデンサの端子電圧と基準電圧とを比較しこれら
の大小関係でスイッチング出力を発生する電圧比較回路
と、前記コンデンサの放電時に前記基準電圧を変更して
前記電圧比較回路にヒステリシス特性を持たせるヒステ
リシス回路と、トリガパルスに応動して前記スイッチン
グ回路を制御するとともに前記電圧比較回路のスイッチ
ング出力により前記トリガパルスの入力を禁止するスイ
ッチング制御回路とを具備したことを特徴とするタイマ
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18357482A JPS5972821A (ja) | 1982-10-19 | 1982-10-19 | タイマ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18357482A JPS5972821A (ja) | 1982-10-19 | 1982-10-19 | タイマ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5972821A true JPS5972821A (ja) | 1984-04-24 |
JPH0315847B2 JPH0315847B2 (ja) | 1991-03-04 |
Family
ID=16138187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18357482A Granted JPS5972821A (ja) | 1982-10-19 | 1982-10-19 | タイマ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5972821A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50106554A (ja) * | 1974-01-29 | 1975-08-22 | ||
JPS50126368A (ja) * | 1974-03-25 | 1975-10-04 | ||
JPS52136555A (en) * | 1976-05-10 | 1977-11-15 | Matsushita Electric Works Ltd | Timer |
JPS5311947U (ja) * | 1976-07-13 | 1978-01-31 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5311947B2 (ja) * | 1973-08-04 | 1978-04-25 |
-
1982
- 1982-10-19 JP JP18357482A patent/JPS5972821A/ja active Granted
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50106554A (ja) * | 1974-01-29 | 1975-08-22 | ||
JPS50126368A (ja) * | 1974-03-25 | 1975-10-04 | ||
JPS52136555A (en) * | 1976-05-10 | 1977-11-15 | Matsushita Electric Works Ltd | Timer |
JPS5311947U (ja) * | 1976-07-13 | 1978-01-31 |
Also Published As
Publication number | Publication date |
---|---|
JPH0315847B2 (ja) | 1991-03-04 |
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