JPS5972760A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5972760A JPS5972760A JP18284782A JP18284782A JPS5972760A JP S5972760 A JPS5972760 A JP S5972760A JP 18284782 A JP18284782 A JP 18284782A JP 18284782 A JP18284782 A JP 18284782A JP S5972760 A JPS5972760 A JP S5972760A
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- JP
- Japan
- Prior art keywords
- film
- oxide film
- nitride film
- nitride
- polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はフィールド酸化膜上にナイトライド（至）化珪
素・５ｊｓＮｔ）膜を設けることに係り、特に多層の多
結晶Ｓｉゲート構造を有する素子に好適な性能を付与す
る構造を提供することに関するものである。
素・５ｊｓＮｔ）膜を設けることに係り、特に多層の多
結晶Ｓｉゲート構造を有する素子に好適な性能を付与す
る構造を提供することに関するものである。
第１図は従来の素子構造を示す断面構造図である。すな
わち第１図は多結晶５ｉゲート電極の２層構造で成る電
荷移送素子の転送電極に沿った方向での断面構造を示す
。第１図において、１はＰ形Ｓｉ基板、２は素子分離用
９０層、３は素子分離用酸化膜、４はゲート酸化膜、５
および６はゲート電極用多結晶ｓｉ、７は多結晶Ｓｉ層
間酸化膜、８はパッシベーション効果のあるＰＳＧ（ｐ
ｈｏｓｐｈｏｒｏｕｓ ８ｉ １１ｃａｔｅ Ｇｌａｓ
ｓ）膜、９はＡｔ電極である。この図で見られるように
、従来構造では１０で示す部分にひさし構造が発生する
。これは第１ゲート電極５を形成した後、第２ゲート用
酸化膜を形成するだめのＳｉ０ｇエツチングを行なう工
程でひさし部の素子分離用酸化膜３が削られるためであ
る。このため次のことが欠点として解決策を要する問題
となっている。すなわち（１）第２ゲート電極の多結晶
Ｓｔ６＊加工する場合、このひさしの下の多結晶ＢＬが
通常のドライエツチングでは除去できず、そのため多結
晶Ｓｉ層内で短絡が発生する。
わち第１図は多結晶５ｉゲート電極の２層構造で成る電
荷移送素子の転送電極に沿った方向での断面構造を示す
。第１図において、１はＰ形Ｓｉ基板、２は素子分離用
９０層、３は素子分離用酸化膜、４はゲート酸化膜、５
および６はゲート電極用多結晶ｓｉ、７は多結晶Ｓｉ層
間酸化膜、８はパッシベーション効果のあるＰＳＧ（ｐ
ｈｏｓｐｈｏｒｏｕｓ ８ｉ １１ｃａｔｅ Ｇｌａｓ
ｓ）膜、９はＡｔ電極である。この図で見られるように
、従来構造では１０で示す部分にひさし構造が発生する
。これは第１ゲート電極５を形成した後、第２ゲート用
酸化膜を形成するだめのＳｉ０ｇエツチングを行なう工
程でひさし部の素子分離用酸化膜３が削られるためであ
る。このため次のことが欠点として解決策を要する問題
となっている。すなわち（１）第２ゲート電極の多結晶
Ｓｔ６＊加工する場合、このひさしの下の多結晶ＢＬが
通常のドライエツチングでは除去できず、そのため多結
晶Ｓｉ層内で短絡が発生する。
（１１）分離用酸化膜３が薄くなＦ）Ａｔ電極８と基板
１とで構成する寄生容量が増加する。
１とで構成する寄生容量が増加する。
また第２図は他の従来例の素子構造図であってダイナミ
ックメモリ素子のメモリ部の断面構造を示したものであ
る。活性領域上にも窒化Ｓｉ膜２０を形成しておシ、こ
の部分のゲート電極用多結晶５ｉ１５、窒化Ｓｊ膜２０
、ゲート酸化膜１４、Ｐ形Ｓｉ基板１１で構成するＭＯ
Ｓ）ラジスタは、ゲート酸化膜１４、窒化３４膜２０と
の界面トラップ等が多く特性は不安定であるという欠点
を有する。この従来の窒化３ｉ膜は蓄積ゲート１５の容
量を大きくするものである。なお、第２図において１１
〜１８は第１図の１〜８の夫々に対応するものであシ、
１９は第２ゲート酸化膜、２０は窒化Ｓｉ膜、２１はＮ
＋拡散層である。
ックメモリ素子のメモリ部の断面構造を示したものであ
る。活性領域上にも窒化Ｓｉ膜２０を形成しておシ、こ
の部分のゲート電極用多結晶５ｉ１５、窒化Ｓｊ膜２０
、ゲート酸化膜１４、Ｐ形Ｓｉ基板１１で構成するＭＯ
Ｓ）ラジスタは、ゲート酸化膜１４、窒化３４膜２０と
の界面トラップ等が多く特性は不安定であるという欠点
を有する。この従来の窒化３ｉ膜は蓄積ゲート１５の容
量を大きくするものである。なお、第２図において１１
〜１８は第１図の１〜８の夫々に対応するものであシ、
１９は第２ゲート酸化膜、２０は窒化Ｓｉ膜、２１はＮ
＋拡散層である。
本発明の目的は上述した従来の問題点に対する対策をも
った素子構造を提供することである。さらに副次的には
後工程（光洗浄）でも素子分離用酸化膜厚が減らず、寄
生ＭＯ８）ランジスタによる寄生チャンネルを防止でき
る素子構造を提供することにある。
った素子構造を提供することである。さらに副次的には
後工程（光洗浄）でも素子分離用酸化膜厚が減らず、寄
生ＭＯ８）ランジスタによる寄生チャンネルを防止でき
る素子構造を提供することにある。
この目的全達成するために本発明の半導体装置は、素子
分離用酸化膜が各種エツチング工程でエツチングされる
のを防ぐため、これらに対する防＠膜としての窒化Ｓｉ
膜を素子分離用酸化膜上に被覆する構造とした。
分離用酸化膜が各種エツチング工程でエツチングされる
のを防ぐため、これらに対する防＠膜としての窒化Ｓｉ
膜を素子分離用酸化膜上に被覆する構造とした。
次に本発明を具体的実施例をあげて説明する。
第３図は本発明の一実施金示す断面構造図である。
３１〜３９は前記第１−の１〜９に夫々対応するものを
示す。４０は窒化Ｓｉ膜である。この窒化Ｓｉ膜により
第１図１０のようなひさし構造を防止することができる
ので、従来の問題点を解決している。
示す。４０は窒化Ｓｉ膜である。この窒化Ｓｉ膜により
第１図１０のようなひさし構造を防止することができる
ので、従来の問題点を解決している。
第４図は他の実施例であシ、窒化Ｓｉ膜の表面上に酸化
膜を設けた構造のものである。４１〜５０は第３図の３
１〜４０の夫々に対応するものを示す。５１は酸化膜で
ある。
膜を設けた構造のものである。４１〜５０は第３図の３
１〜４０の夫々に対応するものを示す。５１は酸化膜で
ある。
第５図は上記第４図に示す本発明の実施例の製造工程の
一実施例である。
一実施例である。
Ｐ形Ｂｒ基板６１の表面に酸化膜６２を形成し、窒化Ｓ
ｉ膜’ｔｃＶＡ法によシ沈着した後、ポジ形ホトレンジ
スト膜６３をマスクとして窒化Ｓｉ膜６４をプラズマエ
ツチング法によ多形成する。続いて素子分離用の高濃度
Ｐ形不純物層６５ヲボロンイオン打込みによ多形成する
。（図（ａ）まで）。
ｉ膜’ｔｃＶＡ法によシ沈着した後、ポジ形ホトレンジ
スト膜６３をマスクとして窒化Ｓｉ膜６４をプラズマエ
ツチング法によ多形成する。続いて素子分離用の高濃度
Ｐ形不純物層６５ヲボロンイオン打込みによ多形成する
。（図（ａ）まで）。
次にホトレジスト膜６３をエツチングによシ（以下同様
）除去した後、酸化し、素子分離用酸化母酸化膜６６を
形成する。その後、窒化Ｓｉ膜６４を除去する（図（ｂ
）まで）。次に表面に窒化Ｓｉ膜を再び沈着した後６３
の形成時に使用したマスクおよびネガ型ホトレジストヲ
用いて形成し７’Ｃ６３の反転パターンのレジストをマ
スクとして窒化３ｉ膜６７を形成する（図（Ｃ）まで）
。酸化膜６２をウェットエツチングした後、酸化するこ
とによシ、第１のゲート酸化膜６８および、窒化Ｓｔ模
膜上酸化膜６９を形成する（図（ｄ）まで）。第１ゲー
ト電極となる低抵抗の多結晶Ｓｉ′ｌｔ形成した後、ホ
トレジストを用いてプラズマエツチング法によシ加工し
、第１ゲート電極７０を形成する。
）除去した後、酸化し、素子分離用酸化母酸化膜６６を
形成する。その後、窒化Ｓｉ膜６４を除去する（図（ｂ
）まで）。次に表面に窒化Ｓｉ膜を再び沈着した後６３
の形成時に使用したマスクおよびネガ型ホトレジストヲ
用いて形成し７’Ｃ６３の反転パターンのレジストをマ
スクとして窒化３ｉ膜６７を形成する（図（Ｃ）まで）
。酸化膜６２をウェットエツチングした後、酸化するこ
とによシ、第１のゲート酸化膜６８および、窒化Ｓｔ模
膜上酸化膜６９を形成する（図（ｄ）まで）。第１ゲー
ト電極となる低抵抗の多結晶Ｓｉ′ｌｔ形成した後、ホ
トレジストを用いてプラズマエツチング法によシ加工し
、第１ゲート電極７０を形成する。
この時６６上の窒化Ｓｉ膜６７は酸化膜６９のためにエ
ツチングされない（図（ｅｌ！で）。多結晶Ｓｉ層同図
酸化膜１、第２ゲート酸化膜を形成した後、低抵抗の第
２ゲート電極用多結晶８． ｉ ７２をエツチングで加
工して形成する。続いて表面の５ｌｏｚ膜を除去する（
図（ｆ）まで）。トランジスタのソース、ドレインとな
るＮ９拡散層を形成した後、ＰＳＧ膜７３を沈着する。
ツチングされない（図（ｅｌ！で）。多結晶Ｓｉ層同図
酸化膜１、第２ゲート酸化膜を形成した後、低抵抗の第
２ゲート電極用多結晶８． ｉ ７２をエツチングで加
工して形成する。続いて表面の５ｌｏｚ膜を除去する（
図（ｆ）まで）。トランジスタのソース、ドレインとな
るＮ９拡散層を形成した後、ＰＳＧ膜７３を沈着する。
続いてホトレジストを用いて電極数シ出し用コンタクト
穴７４゜７５を開け、その部分にＡｔ電極７６．７７を
形成する（図（ｇ）まで）。なお上述の第２ゲート電極
用多結晶５ｒｒ２をエツチング加工後、多結晶Ｂｉゲー
ト下部以外の領域の窒化Ｓｉ膜を除去してもよい。
穴７４゜７５を開け、その部分にＡｔ電極７６．７７を
形成する（図（ｇ）まで）。なお上述の第２ゲート電極
用多結晶５ｒｒ２をエツチング加工後、多結晶Ｂｉゲー
ト下部以外の領域の窒化Ｓｉ膜を除去してもよい。
本発明によれば、素子分離用酸化膜が各種エツチング工
程でエツチングされるのを防止する防護膜としての窒化
３ｉ膜が素子分離用酸化膜上に被覆する構造になってい
るので、多層の多結晶３ｉ層を用いるＭＯＳ−ＬＳＩの
多結晶Ｂｉ層内短絡を防止する効果がある。更に多結晶
Ｓｉ一層あるいは多層のＭＯＳ−ＬＳＩにおいては、Ａ
、を等の配線容“編の増加を抑制できるはかシでなく、
外部からの重金属等による汚染をも防止できるという効
果もある。
程でエツチングされるのを防止する防護膜としての窒化
３ｉ膜が素子分離用酸化膜上に被覆する構造になってい
るので、多層の多結晶３ｉ層を用いるＭＯＳ−ＬＳＩの
多結晶Ｂｉ層内短絡を防止する効果がある。更に多結晶
Ｓｉ一層あるいは多層のＭＯＳ−ＬＳＩにおいては、Ａ
、を等の配線容“編の増加を抑制できるはかシでなく、
外部からの重金属等による汚染をも防止できるという効
果もある。
第１図は半導体装置の従来の構造の１例を示す断面構造
図、第２図は従来構造の他の例を示す断面構造図、第３
図は本発明の半導体装置の一実施例を示す断面構造図、
第４図は本発明の他の実施例を示す断面構造図、第５図
は第４図の実施例についての製造工程を示す各工程毎の
断面構造図を示す。 １・・・Ｐ形Ｓｉ基板、２・・・素子分離用Ｐ＋層、３
・・・素子分帖酸化膜、４・・・ゲート酸化膜、５．６
・・・ゲート電極用多結晶Ｓ１．７・・・多結晶Ｓｉ層
間酸化膜、８・・・パッシベーション用ＰＳＧ膜、９・
・・Ａｌ電極、１０・・・ひさし構造、１１，２１，３
１，４１゜・・・Ｐ形Ｂ＋基板、１２，２２，３２．４
２・・・素子分離用２０層、１３．２３，３３，４３・
・・素子分離用酸化膜、１４，２４，３４．４４・・・
ゲート酸化膜、１５，１６，２５，２６，３５，３６，
４５゜４６・・・ゲート電極用多結晶Ｓｒ ｓ ｌ
７ ｔ ２７ ＋ ３７ ｔ４７・・・多結晶Ｂｉ層間
酸化膜、１８．２８，３８゜４８・・・パッシベーショ
ン用ＰＥＧ膜、２９，３９゜４９・・・Ａｔ電極、１９
・・・第２ゲート酸化膜、２０・・・窒化Ｓｉ膜、２１
・・・Ｎ１拡散膜、４０．５０・・・窒化Ｓｉ膜、５１
・・・酸化膜、６１・・・Ｐ形Ｓｉ基板、６２・・・酸
化膜、６３・・・ホトレジスト膜、６４・・・窒化Ｓｉ
膜、６５・・・Ｐ形不純物層、６６・・・素子分離用酸
化膜、６７・・・窒化Ｓｉ膜、６８・・・酸化膜、６９
・・・酸化膜、７０・・・第１ゲート電極、７１・・・
多結晶Ｓｉ層間酸化膜、７２・・・第２ゲート電極用多
結晶Ｓｉ、７３・・・ＰＥＧ膜、７４．７５・・・電極
取出し用コンタクト穴、７６．７７・・・Ａｔ電極。 代理人 弁理士 薄田利幸 篤 １ 図 第２図 ■ ３ 図 ＶＪ４図 壕 ５ 図 第 ５ 図
図、第２図は従来構造の他の例を示す断面構造図、第３
図は本発明の半導体装置の一実施例を示す断面構造図、
第４図は本発明の他の実施例を示す断面構造図、第５図
は第４図の実施例についての製造工程を示す各工程毎の
断面構造図を示す。 １・・・Ｐ形Ｓｉ基板、２・・・素子分離用Ｐ＋層、３
・・・素子分帖酸化膜、４・・・ゲート酸化膜、５．６
・・・ゲート電極用多結晶Ｓ１．７・・・多結晶Ｓｉ層
間酸化膜、８・・・パッシベーション用ＰＳＧ膜、９・
・・Ａｌ電極、１０・・・ひさし構造、１１，２１，３
１，４１゜・・・Ｐ形Ｂ＋基板、１２，２２，３２．４
２・・・素子分離用２０層、１３．２３，３３，４３・
・・素子分離用酸化膜、１４，２４，３４．４４・・・
ゲート酸化膜、１５，１６，２５，２６，３５，３６，
４５゜４６・・・ゲート電極用多結晶Ｓｒ ｓ ｌ
７ ｔ ２７ ＋ ３７ ｔ４７・・・多結晶Ｂｉ層間
酸化膜、１８．２８，３８゜４８・・・パッシベーショ
ン用ＰＥＧ膜、２９，３９゜４９・・・Ａｔ電極、１９
・・・第２ゲート酸化膜、２０・・・窒化Ｓｉ膜、２１
・・・Ｎ１拡散膜、４０．５０・・・窒化Ｓｉ膜、５１
・・・酸化膜、６１・・・Ｐ形Ｓｉ基板、６２・・・酸
化膜、６３・・・ホトレジスト膜、６４・・・窒化Ｓｉ
膜、６５・・・Ｐ形不純物層、６６・・・素子分離用酸
化膜、６７・・・窒化Ｓｉ膜、６８・・・酸化膜、６９
・・・酸化膜、７０・・・第１ゲート電極、７１・・・
多結晶Ｓｉ層間酸化膜、７２・・・第２ゲート電極用多
結晶Ｓｉ、７３・・・ＰＥＧ膜、７４．７５・・・電極
取出し用コンタクト穴、７６．７７・・・Ａｔ電極。 代理人 弁理士 薄田利幸 篤 １ 図 第２図 ■ ３ 図 ＶＪ４図 壕 ５ 図 第 ５ 図
Claims (1)
- 半導体基体の主表面上に複数層のゲート電極を有する絶
縁ゲート型電界効果トランジスタ素子領域および該トラ
ンジスタ素子領域を各々分離するための絶縁膜領域から
構成される半導体装置において、上記の素子分離用絶縁
膜上で少なくともゲート電極下に窒化珪素膜を設けた構
造を有することを特徴とする半導体装置。 ′
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18284782A JPS5972760A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18284782A JPS5972760A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5972760A true JPS5972760A (ja) | 1984-04-24 |
Family
ID=16125496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18284782A Pending JPS5972760A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972760A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160372A (ja) * | 1986-12-24 | 1988-07-04 | Toshiba Corp | 固体撮像装置 |
-
1982
- 1982-10-20 JP JP18284782A patent/JPS5972760A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160372A (ja) * | 1986-12-24 | 1988-07-04 | Toshiba Corp | 固体撮像装置 |
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