JPS5969930A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5969930A JPS5969930A JP18090382A JP18090382A JPS5969930A JP S5969930 A JPS5969930 A JP S5969930A JP 18090382 A JP18090382 A JP 18090382A JP 18090382 A JP18090382 A JP 18090382A JP S5969930 A JPS5969930 A JP S5969930A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は集積回路上に形成される誘電体層等を平坦化さ
せる半導体装置の製造方法に関する０〔発明の技術的背
景及びその問題点〕 近革、半導体特に半導体集積回路の進歩は着しいものが
あや、集板蜜歴、ゲート数の増加はすさまじいものであ
る。この進歩は微細化技術、多層配線技術などのプロセ
ス技術によっているが、微細化技術の中で、ドライエツ
チング技術特にＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ ）技術が重要でらシ、また選択酸化
技術による素子分離技術も重′賛なものであるｏＲＩＥ
技術はパターン変換差のない垂直なエツチングが可能と
なシ、これによシ大幅な集積度向上がはかられる。
せる半導体装置の製造方法に関する０〔発明の技術的背
景及びその問題点〕 近革、半導体特に半導体集積回路の進歩は着しいものが
あや、集板蜜歴、ゲート数の増加はすさまじいものであ
る。この進歩は微細化技術、多層配線技術などのプロセ
ス技術によっているが、微細化技術の中で、ドライエツ
チング技術特にＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ ）技術が重要でらシ、また選択酸化
技術による素子分離技術も重′賛なものであるｏＲＩＥ
技術はパターン変換差のない垂直なエツチングが可能と
なシ、これによシ大幅な集積度向上がはかられる。
ところが第１図に示す如（ＲＩ Ｅ技術を用いるとエツ
チング面が垂直となり、この半導体層上にさらに配轟を
通すとステップカバレッジが極端に悪化し、最悪の場合
断切れが生じたり、この配線をエツチングする場合ステ
ップの場所が極端にうすいので、ドライエツチング（Ｒ
ＩＥなと）を用−てもいわゆる”くさび”がＡの部分で
発生したシする。第１図の場合多結晶シリコン膜である
が、例えはアルミニウム配線の場合でも同様である。第
１図においてｌはＰＭシリコン基板、２はシリコン熱酸
化膜、３は絶縁膜、４は第１の多結晶シリコン膜、５は
第２の多結晶シリコン膜である。
チング面が垂直となり、この半導体層上にさらに配轟を
通すとステップカバレッジが極端に悪化し、最悪の場合
断切れが生じたり、この配線をエツチングする場合ステ
ップの場所が極端にうすいので、ドライエツチング（Ｒ
ＩＥなと）を用−てもいわゆる”くさび”がＡの部分で
発生したシする。第１図の場合多結晶シリコン膜である
が、例えはアルミニウム配線の場合でも同様である。第
１図においてｌはＰＭシリコン基板、２はシリコン熱酸
化膜、３は絶縁膜、４は第１の多結晶シリコン膜、５は
第２の多結晶シリコン膜である。
また第２図に示す如く選択酸化技術を用いると、いわゆ
る１バーズビーク、バーズヘット“といわれる凸型の酸
化膜が形成され、その上の配線に悪影響を与え、最悪の
賜金配線がＢの部分で断切れしたシする。第２図におい
て６は８はＰ ベース層、９はＰ−ベース層、１ｏは浅
いＮ 型エミツタ層、１１はＮ 型多結晶シリコン膜、
１２はアルミニウム配線である。
る１バーズビーク、バーズヘット“といわれる凸型の酸
化膜が形成され、その上の配線に悪影響を与え、最悪の
賜金配線がＢの部分で断切れしたシする。第２図におい
て６は８はＰ ベース層、９はＰ−ベース層、１ｏは浅
いＮ 型エミツタ層、１１はＮ 型多結晶シリコン膜、
１２はアルミニウム配線である。
本発明は上記実情に魅みてなされたもので、前記のよう
な段差とか凸部がある場合でもこれらの部分を平坦化で
べる半導体装置の製造方法を提供しようとするものであ
る。
な段差とか凸部がある場合でもこれらの部分を平坦化で
べる半導体装置の製造方法を提供しようとするものであ
る。
即ち本発明は、半導体装置に対して斜め方向ないし略平
行方向から、方向性を有するイオンまたは原子によう半
導体装置上の誘電体層または半導体層をエツチングし、
半導体装置上の誘電体層または半導体層を平坦化させる
ようにしたものである。
行方向から、方向性を有するイオンまたは原子によう半
導体装置上の誘電体層または半導体層をエツチングし、
半導体装置上の誘電体層または半導体層を平坦化させる
ようにしたものである。
以下図面を１照して本発明の一実施例を説明する。本実
施例は２層ポリシリコン配線部の実施例で第１図のもの
と対応するから、対応個所には同一符号を付して説明を
省略し、特徴とする点の説明を行疫う。まず第３漣１
（ａ）に示す如く比較的厚い多結晶シリコン膜（約６０
００＾）４をＲＩ Ｅ技術によってエツチングした後に
絶に膜３１を堆積する。次に多結晶シリコン４の側面よ
り下側に位置する絶緘ｋｓ１をエツチングしないような
角度から、方向性を有するエツチングビーム２１を当て
て、多結晶シリコン膜４上の絶縁膜３１をエツチング除
去し、第３図（ｂ）に示す如く半導体装置上を平坦化す
る。この場合ウェハを第３図（ａ）に示す如く図示ａ方
向に回転しながらエツチングを進行させる。ここではウ
ェハを回転きせでいるが、ウェハ支持台を回転させるか
、エツチングビームを回転させても゛よいし、両者を同
時に回転させてもよい。またエツチングビーム２１とし
てはＲＩＥ技術、スパッタ技術等によるものが考えられ
るし、更に多結晶シリコン膜４と絶縁膜３□との間にエ
ツチングレート差を壱するエツチングガスを用いれは更
に有効である０っまシ絶縁膜３１よシ多結晶シリコン膜
４のエツチングレートを低くできるようなガスを用いた
方が、よシ平坦にエツチングできる。次に第３図（ｃ）
に示す如く絶縁膜３．を再度堆積せしめ、略平坦化させ
てから、２度目の多結晶シリコン膜５を例えば厚さ３５
００Ａ形成する。
施例は２層ポリシリコン配線部の実施例で第１図のもの
と対応するから、対応個所には同一符号を付して説明を
省略し、特徴とする点の説明を行疫う。まず第３漣１
（ａ）に示す如く比較的厚い多結晶シリコン膜（約６０
００＾）４をＲＩ Ｅ技術によってエツチングした後に
絶に膜３１を堆積する。次に多結晶シリコン４の側面よ
り下側に位置する絶緘ｋｓ１をエツチングしないような
角度から、方向性を有するエツチングビーム２１を当て
て、多結晶シリコン膜４上の絶縁膜３１をエツチング除
去し、第３図（ｂ）に示す如く半導体装置上を平坦化す
る。この場合ウェハを第３図（ａ）に示す如く図示ａ方
向に回転しながらエツチングを進行させる。ここではウ
ェハを回転きせでいるが、ウェハ支持台を回転させるか
、エツチングビームを回転させても゛よいし、両者を同
時に回転させてもよい。またエツチングビーム２１とし
てはＲＩＥ技術、スパッタ技術等によるものが考えられ
るし、更に多結晶シリコン膜４と絶縁膜３□との間にエ
ツチングレート差を壱するエツチングガスを用いれは更
に有効である０っまシ絶縁膜３１よシ多結晶シリコン膜
４のエツチングレートを低くできるようなガスを用いた
方が、よシ平坦にエツチングできる。次に第３図（ｃ）
に示す如く絶縁膜３．を再度堆積せしめ、略平坦化させ
てから、２度目の多結晶シリコン膜５を例えば厚さ３５
００Ａ形成する。
第４図は本発明の他の実施例で、選択酸化のバーズビー
ク部に適用した場合の例で、第２図の場合に対応する。
ク部に適用した場合の例で、第２図の場合に対応する。
まずＰ”！シリコン基板ｌ上に選択的にＮ 埋め込み層
６を形成した後に、Ｎ型エピタキシャル層７を形成する
。次に耐酸化膜をマスクに、エピタキシャル層を略７０
００＾エツチングしてから、選択酸化を約１．４μｍ実
施してシリコン熱酸化膜２を埋め込む（第４図（ａ））
０次に略水平方向から、方向性を有するエツチングビー
ム２１を尚てて、選択酸化にて発生した“バーズビーク
、バーズヘッド“を選択的にエツチング除去する （第
４図（ｂ））。ここでは第３図の場合と同様にウェハか
、ウェハ支持台か、ビームを回転させる。更にエビタキ
シャル層（シリコン基板）と酸化膜２との間にエツチン
グレートに差ができるようなエツチングガスを用いれば
更に有効である。
６を形成した後に、Ｎ型エピタキシャル層７を形成する
。次に耐酸化膜をマスクに、エピタキシャル層を略７０
００＾エツチングしてから、選択酸化を約１．４μｍ実
施してシリコン熱酸化膜２を埋め込む（第４図（ａ））
０次に略水平方向から、方向性を有するエツチングビー
ム２１を尚てて、選択酸化にて発生した“バーズビーク
、バーズヘッド“を選択的にエツチング除去する （第
４図（ｂ））。ここでは第３図の場合と同様にウェハか
、ウェハ支持台か、ビームを回転させる。更にエビタキ
シャル層（シリコン基板）と酸化膜２との間にエツチン
グレートに差ができるようなエツチングガスを用いれば
更に有効である。
前記のように半尋体装賑ないし半導体集積回路は高密度
、間果枳微糺化が進行すれば、より平坦化が必要となっ
てくる。特に多層配線技術においては、第１実施例の場
合のように絶縁膜を含めて下層の配線をよシ平坦化しな
ければならない。本発明はこのような場合でも制御よく
所望のステップカバレッジを形成で性るし、被雑な工程
も必要としない。また第２実施例のような選択酸化膜の
バーズビーク部なども、フィールド部の酸化膜厚を減す
ることなく選択的にエツチング除去できる。また本発明
によれば多層アルミ配線の平坦化、ＲＩＥ技術によって
垂直にエツチングされた物質のエツジ部の角をとるなど
にも有効である。
、間果枳微糺化が進行すれば、より平坦化が必要となっ
てくる。特に多層配線技術においては、第１実施例の場
合のように絶縁膜を含めて下層の配線をよシ平坦化しな
ければならない。本発明はこのような場合でも制御よく
所望のステップカバレッジを形成で性るし、被雑な工程
も必要としない。また第２実施例のような選択酸化膜の
バーズビーク部なども、フィールド部の酸化膜厚を減す
ることなく選択的にエツチング除去できる。また本発明
によれば多層アルミ配線の平坦化、ＲＩＥ技術によって
垂直にエツチングされた物質のエツジ部の角をとるなど
にも有効である。
以上税印］した如く本発明によれば、容易に防電体層、
半導体層等を平坦化させることが可能る０
半導体層等を平坦化させることが可能る０
紺１図、第２図は従来の半導体装置をめａ明するための
断面図、第３図、第４図は本発明の詳細な説明するため
の断面図である。 １・・・シリコン基板、２・・シリコン熱酸化膜、３□
、３．・・・絶縁膜、４．５・・・多結晶シリコン膜０ 出願人代理人 弁理士 鈴 江 武 彦第り図
第２図 ４′ １１
断面図、第３図、第４図は本発明の詳細な説明するため
の断面図である。 １・・・シリコン基板、２・・シリコン熱酸化膜、３□
、３．・・・絶縁膜、４．５・・・多結晶シリコン膜０ 出願人代理人 弁理士 鈴 江 武 彦第り図
第２図 ４′ １１
Claims (4)
- （１） 半導体装置の主面の斜め方向または平行方向
から、方向性を有するイオンまたは原子によって、前記
半導体装置上の誘電体層または半導体層をエツチングし
、前記ｖｊ誘電体層たは半導体層を平滑化することを特
徴とする半導体装置の製造方法。 - （２）前記半導体装！またはそれを支持している台また
は方向性を有するイオンもしくは原子を発生させる装置
は、これらのうちの一つまたは複数を回転させながら前
記エツチングが行なわれることを特徴とする特許請求の
範囲ｇＩ！（１）項に記載の半導体装置の製造方法。 - （３）前記半導体装置上の誘電体層を平坦化させた後誘
電体層を堆積し、その上に半導体層を積層することを特
徴とする特許請求の範囲一（１）項または第（２）項に
記載の半導体装置の製造方法。 - （４）前記′半導体装置上のｔｉｎ体層のうち、凸形に
つきでたものを半導体基板とは選択性のめるエツチング
種を用いることによシエッチング除去することをＩ￥ｆ
徴とする特許請求の範四第（１）項または第（２）項に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18090382A JPS5969930A (ja) | 1982-10-15 | 1982-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18090382A JPS5969930A (ja) | 1982-10-15 | 1982-10-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5969930A true JPS5969930A (ja) | 1984-04-20 |
Family
ID=16091318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18090382A Pending JPS5969930A (ja) | 1982-10-15 | 1982-10-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02316A (ja) * | 1987-06-12 | 1990-01-05 | Agency Of Ind Science & Technol | Ｓｏｉ基板の形成方法 |
-
1982
- 1982-10-15 JP JP18090382A patent/JPS5969930A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02316A (ja) * | 1987-06-12 | 1990-01-05 | Agency Of Ind Science & Technol | Ｓｏｉ基板の形成方法 |
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