JPS596623A - 異常電圧検出装置 - Google Patents
異常電圧検出装置Info
- Publication number
- JPS596623A JPS596623A JP57116434A JP11643482A JPS596623A JP S596623 A JPS596623 A JP S596623A JP 57116434 A JP57116434 A JP 57116434A JP 11643482 A JP11643482 A JP 11643482A JP S596623 A JPS596623 A JP S596623A
- Authority
- JP
- Japan
- Prior art keywords
- level
- terminal
- abnormal voltage
- turned
- logic gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Protection Of Static Devices (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の技附分野〕
本発明は０ＭＯ８論理ゲート回路の入力端に異常電圧が
印加されるのを検出する異常電圧検出装置に関する。
印加されるのを検出する異常電圧検出装置に関する。
し発明の技術的背景及びその間鵜点〕
車−シリコン基数上に枚数の０ＭＯ８論理ゲート回路を
構成するとき、逆バイアスつまシ使用電圧以上の入力が
加わった場合、回路干渉が起きて誤動作線の間融が生じ
るので、その対策が必要である。この釉の従来手段とし
て、入力りの処置が必要となってくる。
構成するとき、逆バイアスつまシ使用電圧以上の入力が
加わった場合、回路干渉が起きて誤動作線の間融が生じ
るので、その対策が必要である。この釉の従来手段とし
て、入力りの処置が必要となってくる。
Ｃ発明の目的〕
本発明は上記実情に離みてなされたもので、上記回路干
渉を積健的に第１１月することによシ、上記の如き特別
の処置をせずとも回路使用が可能となる異常電圧検出装
Ｗを提供しようとするものである。
渉を積健的に第１１月することによシ、上記の如き特別
の処置をせずとも回路使用が可能となる異常電圧検出装
Ｗを提供しようとするものである。
し発明の概要〕
単一半導体基板上に形成された被数のＯＭＯＳ論理ゲー
ト回路において相互の回路干渉を利用し、一方の回路で
受けた信号の異常電パ圧を、他方の回路に出力させるよ
うにしたものである。
ト回路において相互の回路干渉を利用し、一方の回路で
受けた信号の異常電パ圧を、他方の回路に出力させるよ
うにしたものである。
以下図面を参照して本発明の一実施例を説明する。第１
図において１，２はＯ”ＭＯＳ （グロックド０Ｍ０８
）インバータ、３はエミッタ。
図において１，２はＯ”ＭＯＳ （グロックド０Ｍ０８
）インバータ、３はエミッタ。
コレゲタ間が１ンパータ１．２の入力端間を接続し、ペ
ースが電源ＶＤＤに接続されたＰＮＰ型トランジスタ、
４はインバータ２０入力端とアース間に接続された抵抗
、５はインバータ２の出力端に設けられたレベル検出手
段である。
ースが電源ＶＤＤに接続されたＰＮＰ型トランジスタ、
４はインバータ２０入力端とアース間に接続された抵抗
、５はインバータ２の出力端に設けられたレベル検出手
段である。
上記トランジスタ３は、実際は第２図、第３図に示され
る如くＮ型基板７に入力保護ダイオード及び抵抗６１＊
’ｌ として°設けられたＰｌｌ−で得ることができ、
抵抗４は、ゲートに電源ＶＤＤを印加したＮチャネル型
ＭＯ８）ランジスタとして得ることができる。このトラ
ンジスタによる抵抗４の情の一例としては、ＩＭΩ〜１
０ＭΩである。
る如くＮ型基板７に入力保護ダイオード及び抵抗６１＊
’ｌ として°設けられたＰｌｌ−で得ることができ、
抵抗４は、ゲートに電源ＶＤＤを印加したＮチャネル型
ＭＯ８）ランジスタとして得ることができる。このトラ
ンジスタによる抵抗４の情の一例としては、ＩＭΩ〜１
０ＭΩである。
第１図の回路動作は、第４図に示される如く入力端１１
に通常電圧（ＶＤＤ−接地間電圧）Ａが加わると、出力
１３は通常入力人の反転信号Ｘつまシ”Ｌ′が得られる
が、トランジスタ３がオフ状態であることにより、イン
ノく一夕２の入力端１２−は抵抗４を介して”Ｌ”（イ
氏つまり接地）レベルとなり、づンノ曵−夕２の出力端
１４には’Ｈ”（高つまりＶＤＤ ）レベル力五得られ
、これがレベル検出手段５で検出される。また第４図に
示される如く入力端１１に異常電圧（ＶＤＤとトランジ
スタ３のベース、エミッタ間順電圧との加算値以上の電
圧）が加わった場合、端子１３の出力は端子１１の入力
を反転した＠Ｌ″が得られるが、トランジスタ３がオン
状態となることにより、入力端１２＃ま端子１１０人力
レベルと同等のＨ”レベルとなり、端子１４に”Ｌ ｎ
レベルが出てくる。この”Ｌ”をレベル検出手段５が
検出し、ブリップフロップに記憶させるなど適宜の操作
を行かうものである。
に通常電圧（ＶＤＤ−接地間電圧）Ａが加わると、出力
１３は通常入力人の反転信号Ｘつまシ”Ｌ′が得られる
が、トランジスタ３がオフ状態であることにより、イン
ノく一夕２の入力端１２−は抵抗４を介して”Ｌ”（イ
氏つまり接地）レベルとなり、づンノ曵−夕２の出力端
１４には’Ｈ”（高つまりＶＤＤ ）レベル力五得られ
、これがレベル検出手段５で検出される。また第４図に
示される如く入力端１１に異常電圧（ＶＤＤとトランジ
スタ３のベース、エミッタ間順電圧との加算値以上の電
圧）が加わった場合、端子１３の出力は端子１１の入力
を反転した＠Ｌ″が得られるが、トランジスタ３がオン
状態となることにより、入力端１２＃ま端子１１０人力
レベルと同等のＨ”レベルとなり、端子１４に”Ｌ ｎ
レベルが出てくる。この”Ｌ”をレベル検出手段５が
検出し、ブリップフロップに記憶させるなど適宜の操作
を行かうものである。
なお本発明は実施例のみに限られず種々の応用が可能で
おる。例えばインバータ１が複数設けられていても、イ
ンバータ２側は図の如（１個で検出可能である。また実
施例では０ＭＯ８論理ゲートとしてＯ”ＭＯＳ イン
バータを用いたが、同一チップ内に設けられる単なる０
Ｍ０８１ンバータ、０Ｍ０８−Ｊ−ンドゲート、０Ｍ０
Ｓノアゲート等にも適用できる。また実施例ではＮ型基
板７を用いたが、Ｐ型基板を用いた場合にも適用できる
。
おる。例えばインバータ１が複数設けられていても、イ
ンバータ２側は図の如（１個で検出可能である。また実
施例では０ＭＯ８論理ゲートとしてＯ”ＭＯＳ イン
バータを用いたが、同一チップ内に設けられる単なる０
Ｍ０８１ンバータ、０Ｍ０８−Ｊ−ンドゲート、０Ｍ０
Ｓノアゲート等にも適用できる。また実施例ではＮ型基
板７を用いたが、Ｐ型基板を用いた場合にも適用できる
。
以上説明した如く本発明によれば、同一チップに複針設
けられた０Ｍ０８論理ゲ一ト回路のうちの１つで他の回
路の入力に異常電圧が印加されたのを検出できる。また
本発明の回路によれば、通常使用の０ＭＯ８断で理ゲー
ト回路側に支障を与えず、通常動作を行なわせることが
できる。また従来のように６０ＭＯ８論理ゲート回路の
入力間に７１ツレ−ジョンを設けた）、駆除をとったり
する必要もない。また異常電圧が検出されたら、レベル
検出手段で適宜の処置がとれるガどの利点を有した異常
電圧検出装置が提供できるものである。
けられた０Ｍ０８論理ゲ一ト回路のうちの１つで他の回
路の入力に異常電圧が印加されたのを検出できる。また
本発明の回路によれば、通常使用の０ＭＯ８断で理ゲー
ト回路側に支障を与えず、通常動作を行なわせることが
できる。また従来のように６０ＭＯ８論理ゲート回路の
入力間に７１ツレ−ジョンを設けた）、駆除をとったり
する必要もない。また異常電圧が検出されたら、レベル
検出手段で適宜の処置がとれるガどの利点を有した異常
電圧検出装置が提供できるものである。
第１図は本発明の一実施例を示す回路図、第２図、第３
図は同回路の一部員体的回路図、第４図は同回路の即１
作を示す信号波形図である。 １．２・・・Ｏ”ＭＯＳ インバータ、３・・・トラン
ジスタ、４・・・抵抗、５・・・レベル検出手段。
図は同回路の一部員体的回路図、第４図は同回路の即１
作を示す信号波形図である。 １．２・・・Ｏ”ＭＯＳ インバータ、３・・・トラン
ジスタ、４・・・抵抗、５・・・レベル検出手段。
Claims (2)
- （１） 第１、第２のＯＭ ＯＳ論理ゲート回路と、
エミッタ、コレクタ間が前記各インバータの入力間を接
続し、ベースが第１の電源電位供給端に接続されるトラ
ンジスタと、一端が第２の電源電位供給端に接続され他
端が前記０ＭＯ８論理ゲート回路の一方の入力端に接続
される抵抗と、この抵抗が接続された側の論理ゲートの
出力側に設けられた出力レベル検出手段とを具備したこ
とを特徴とする異常電圧検出装置。 - （２） 前記各ＯＭ ＯＳ ｉＱ理ゲート回路は同一
半導体基板上に設けられたものであることを特徴とする
特Ｗｔｆ請求の範囲第１項に記載の異常電圧検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116434A JPS596623A (ja) | 1982-07-05 | 1982-07-05 | 異常電圧検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116434A JPS596623A (ja) | 1982-07-05 | 1982-07-05 | 異常電圧検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS596623A true JPS596623A (ja) | 1984-01-13 |
Family
ID=14687003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57116434A Pending JPS596623A (ja) | 1982-07-05 | 1982-07-05 | 異常電圧検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596623A (ja) |
-
1982
- 1982-07-05 JP JP57116434A patent/JPS596623A/ja active Pending
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