JPS5966228A - 位相ロツクル−プ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は入力信号に異常が生じた時にも正確に出力信号
を出すようにした位相ロックループ回路Ｃ以下、ＰＬＬ
回路と称す、）に関するものである。

従来例の構成とその問題点 従来から位相ロックルーズ（ＰＬＬ）技術が広く用いら
れている。位相ロックループは、本来入力周波数の高周
波のジッタ成分を除去するものである。従って、多、少
の入力信号の異常に対しても出力信号は急・激−変化し
々い特性を有する。

近年、記録媒体から信号を抽出する時に信号からクロッ
クを抽出し、このクロックでもって情報信号を読み取る
、いわゆるセルフクロック抽出にＰ、ＬＬ技術が用いら
れている。このような場合には、非常に正確なりロック
抽出が行なわれなければ情報に大きなバーストエラーを
付加してしまう。

このように、近・年、ＰＬ’Ｌ回路も高性能なものが要
求される。

第１図に基本的なＰＬＬ回路の一例を示す０第１図にお
いて、１は入力信号ｆｉ　　と出力信号ｆ０の位相を比
較する位相比較器であシ、その出力は増幅器２に接続さ
れ、増幅器２の出力は電圧−周波数変換器である電圧制
御型発振器３を制御する。

この電圧制御型発振器の出力がＰＬＬ回路の出力であり
、この出力はまだ位相比較器１にフィードバックされて
いる。

第２図は増幅器２の周波数特性図である。

増幅器２は第２図に示すように、一般にローｌＦスフィ
ルタとなっている。系の開ループ利得をＧとすると、ｆ
ｎがゲイン交点周波数である。ｆｎは系の応答速度を決
定する。とれは、入力信号のジ。

りを除去するだめに入力周波数よりも十分低く選ばれる
。しかし、あまり低くすると、系の応答速度が低くなっ
てしまう。例えば、高密度記録媒体では入力信号の周波
数は１ＭＨ２程度であり、一方、高速アドレスサーチ等
の必要からｆｎは１ＫＨ２以上ニ選ばれるｏ即ち・ｆｎ
には」二連のような制限が加えられ、自由に決定できな
い。ｆｎ：ｌＫＨ２とした時、第１図において、入力信
号ｆ、に異常が起った場合を考える。なお、入力信号ｆ
ｉの変動周波数は５〜３０Ｈ２程度の場合が多い。例え
ば、この変動周波数を１ｏＨ２とする。

第３図は、入力信号ｆｉに雑音等の異常がない場合の位
相比較器１の出力である。人力信号ｆ。

の変動周波数が１０Ｈ７Ｓであるから、この位相比較器
の出力の基本周波数は１０Ｈ２である。

しかし、入力信号に異常が発生すると、位相比較器の出
力は第４図の４２の上うに人きく乱れる。、系のゲイン
交点周波数はｌＫＨ２であり、変動周波数１０Ｈ２より
十分大きいから、この間に電圧制御型発振器３の出力周
波数は大きくずれて１／−介う。

このような異常を検出して、第４図の破線４４のように
補間できればよい。も１７、ｆｎを変動周波数１０Ｈ７
，に合わすことができれば、このような補間が可能であ
る。しか１７、ｆｎは前述し７だように系の応答から、
そのような低い値に設定できない。

発明の目的 本発明は、上述のように入力信号に異常が起こった時も
出力信号に異常が現われないようにし／こＰＬＬ回路を
提供することを目的とす枳。

発明の構成 本発明は入力信号と出力信号を比較する位相比較器と、
その位相比較器の出力信号の所定レベル以−にの変化を
検出する位相異常検出器と、前記位相比較器の出力側に
接続されたループスイッチと一前記位相比較器の出力信
号の変動成分−周期記憶器と、前記ループスイッチの出
力と前記変動成分−周期記憶器の出力を加算する加算器
と、前記加算器の出力を増幅器と、その増幅器の出力に
応じて発振周波数が制御される発振器を使用し、前記位
相異常検出器の出力により前記ループスイッチを切断す
るようにしたものである。

なお、前記位相異常検出器の主構成部品は例えば入力レ
ベルが所定レベル以上になったことを検出するコンパレ
ータであシ、変動成分−周期記憶器にはランダムアクセ
スメモリ（ＲＡＭ）が用いられる。更に、発振器には電
圧制御型発振器（ＶＣ○）が用いられ、ループスイッチ
は制御系のループを切断するだめのスイッチであシ、ア
ナログスイッチ等が用いられる。

実施例の説明 以下、本発明の実施例を図面にもとづいて説明する。

第６図は本発明の一実施例を示すブロック図であり、第
１図で説明したものと同じものは同一の符号を付してい
る。

第５図において、位相比較器１の出力はループスインチ
６１、位相異常検出器５２および変動成分−周期記憶器
５３に供給される。ループスイソチロ１の出力は加算器
５４に供給され、変動成分−周期記憶器５３の出力は加
算器６４の他の入力端に供給される。５６は制御器であ
り、変動成分−周期記憶器５３の書き込み、読み出しタ
イミングをコントロールする。加算器５４の出力は増幅
器２にて増幅され、電圧制御型発振器３に与えられる。

この５図の構成において〜動作開始時に変動成分−周期
記憶器５３に第３図のような入力信号の変動成分の一周
期分を記憶する。々お、数周期を平均してもよい。その
コントロールは制御器５６で行う。まだ、この書き換え
は、所定時間間隔毎に行なう。この記憶された変動成分
−周期情報は、通常ＰＬＬ回路が動作している間、常に
加算器５４に加えられる。

ここで、第５図の構成において、入力信号に異常が生じ
、位相比較器１の出力が第４図のようになったとすると
、異常なパルス４２を位相異常検出器５２で検出し、異
常時間区間だけループスイ・チ５１を切断するように制
御する・、こ、、？よ、、、う咳すると、加算器５４の
出力には、とア翼常パルスは現われず、この異常区間は
変動成分−周期記憶器５３の出力のみが現われる。入力
信号の変動周期、°大きさは通常一定であり、鴛４図の
曲線４４のように異常区間が補間される。即ち、入力信
号に異常が起こっても、加算器６４の出力は第４図の曲
線４１，４４．４３のようになるから、電圧制御型発振
器３の出力が異常に変動することはないＯ 発明の効果 以上のように本発明は、入力信号に出力信号が追随すべ
きでない異常な信号が入った時、出力信号が誤った周波
数となってしまうのを効果的に防止しつるもので、その
応用範囲も極めて広く、かつ回路構成も簡単であるなど
、多大の効果を奏する０

【図面の簡単な説明】

第１図は従来のＰＬＬ回路の一例を示すブロック図、第
２図はそ９増幅度対周波数特性図、第３および第４図は
第１図のＰＬＬ回路の動作を説明するだめの波形図、第
６図は本発明の一実施例を示すブロック図である。 １・□・・・・・位相比較器、３・・・・・・電圧制御
型発振器、５１五−・・ループスイッチ、６２・・・・
・・位相異常検出器、６３・・・・・・変動成分−周期
記憶器、５４・・・・・・加算器。 代理人の氏名　弁理士　中　尾　敏　男　はが１名第１
図 ル　潤灰収 第３図

Claims (1)

【特許請求の範囲】
1. 入力信号と出力信号の位相を比較する位相比較器と、そ
   の位相比較器の出力信号の所定レベル以上の変化を検出
   する位相異常検出器と、前記位相比較器の出力側に接続
   されたループスイッチと、前記位相比較器の出力信号の
   変動成分基本周波数の一周期分を記憶する変動成分−周
   期記憶器と、前記ループスイッチの出力と前記変動成分
   −周記憶器の出力を加算する加算器と、その加算器の出
   力を増幅する増幅器と、その増幅器の出力に応じて発振
   周波数が制御される。発振器を具備し、前記位相異常検
   出器の出力によシ前記ループスイッチを切断するように
   構成したことを特徴とする位相ロックループ回路。