JPS5963080A - メモリの読出し方法 - Google Patents
メモリの読出し方法Info
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- JPS5963080A JPS5963080A JP17265382A JP17265382A JPS5963080A JP S5963080 A JPS5963080 A JP S5963080A JP 17265382 A JP17265382 A JP 17265382A JP 17265382 A JP17265382 A JP 17265382A JP S5963080 A JPS5963080 A JP S5963080A
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- JP
- Japan
- Prior art keywords
- terminals
- address
- random access
- access memory
- central processing
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数の情報を含む各グループ毎にアドレス指
定して各グル・−プを読出すことができるメモリの読出
し方法に関する。
定して各グル・−プを読出すことができるメモリの読出
し方法に関する。
従来からのこのようなメモリでは、たとえば１パイ）
ｍにアドレス指定して各パイ）ｋ−斉に読出すことがで
きるけれども、そのバイトに含まれている特定の位置の
ビットを選択的に読出すためには、次に述べる先行技術
のように複雑な論理演’ｉ’Ｊｆ：竹なう必要があった
。そのため、必要なビットを読出すために、比較的長い
プログラムの実行時間がかかつている。
ｍにアドレス指定して各パイ）ｋ−斉に読出すことがで
きるけれども、そのバイトに含まれている特定の位置の
ビットを選択的に読出すためには、次に述べる先行技術
のように複雑な論理演’ｉ’Ｊｆ：竹なう必要があった
。そのため、必要なビットを読出すために、比較的長い
プログラムの実行時間がかかつている。
第１図は、成る先行技術のブロック図である。
中央処理装置１には、リードオンリメモリ２とランダム
アクセスメモリ３とが関連して接続されている。捷だ、
中央処理装置１の人力および出力のだめの端子Ａｄｏ〜
Ａｄ７からの信号音−汁ラッチしてランダムアクセスメ
モリ３に与えるラッチ回路４と、デコーダ５とが設けら
れる。リードオンリメモリ２には、中央処理装置１の論
理演算を行なうためのプログラムが予めストアされてい
る。
アクセスメモリ３とが関連して接続されている。捷だ、
中央処理装置１の人力および出力のだめの端子Ａｄｏ〜
Ａｄ７からの信号音−汁ラッチしてランダムアクセスメ
モリ３に与えるラッチ回路４と、デコーダ５とが設けら
れる。リードオンリメモリ２には、中央処理装置１の論
理演算を行なうためのプログラムが予めストアされてい
る。
第２図はランダムアクセスメモリ３のメモリマツプを示
す。いわゆる８０系のマイクロコンピュータにおいて、
ピントｂＯ〜ｂ７ｉ含む各バイトは、アドレス４０００
Ｈ，４００１Ｈ，４００２１−ｆ；４７ＦＥＨ，４７Ｆ
″ＦＨをそれぞれ有する。
す。いわゆる８０系のマイクロコンピュータにおいて、
ピントｂＯ〜ｂ７ｉ含む各バイトは、アドレス４０００
Ｈ，４００１Ｈ，４００２１−ｆ；４７ＦＥＨ，４７Ｆ
″ＦＨをそれぞれ有する。
たとえばアドレス４０００Ｈの特定のビットｂ５のスト
ア内容Ｃ５と、アドレス４００２Ｈの特定のヒントｂ３
のストア内容ｄ３とヲ胱出して、それらのストア内容ｃ
５．ｄ３のＡＮＤ条件ヲ得る場合を想定する。このため
にアドレス４７ＦＥ）ｉのビットｂＯ〜ｂ２のうち、ア
ドレス４０００Ｈのビン）ｂ５を特定するために「５」
を表わす情報がビットｂ、ｏ−ｂ３から成るストア領域
部分ＡＩ）■がストアされている。残余のビットｂ４〜
ｂ７から成るストア領域部分ＡＤ２には、アドレス４０
００１七からの相対番地を表わすアドレス「００００」
を表わす情報がストアされる。またアドレス４００２
Ｈのピッ）ｂ３に選択するために、アドレス４７ＦＦＨ
のストア領域のうちビン）ｂＯ〜ｂ３のストア領域部分
にば「３」がビン）ｂ３の位置全指定するためにストア
される。残余のビットｂ３〜ｂ７から成るストア領域部
分ＡＤ２には、アドレノ４００２Ｈが４．０００ Ｈか
ら相対的に第２査目であることを表わす「０ＯＯＩＯＪ
がストアされる。ストア内容ｃ５、ｄ３の論理演’４
’ｃ行なうだめの８０系で記述したプログラムは第１表
に示されている。
ア内容Ｃ５と、アドレス４００２Ｈの特定のヒントｂ３
のストア内容ｄ３とヲ胱出して、それらのストア内容ｃ
５．ｄ３のＡＮＤ条件ヲ得る場合を想定する。このため
にアドレス４７ＦＥ）ｉのビットｂＯ〜ｂ２のうち、ア
ドレス４０００Ｈのビン）ｂ５を特定するために「５」
を表わす情報がビットｂ、ｏ−ｂ３から成るストア領域
部分ＡＩ）■がストアされている。残余のビットｂ４〜
ｂ７から成るストア領域部分ＡＤ２には、アドレス４０
００１七からの相対番地を表わすアドレス「００００」
を表わす情報がストアされる。またアドレス４００２
Ｈのピッ）ｂ３に選択するために、アドレス４７ＦＦＨ
のストア領域のうちビン）ｂＯ〜ｂ３のストア領域部分
にば「３」がビン）ｂ３の位置全指定するためにストア
される。残余のビットｂ３〜ｂ７から成るストア領域部
分ＡＤ２には、アドレノ４００２Ｈが４．０００ Ｈか
ら相対的に第２査目であることを表わす「０ＯＯＩＯＪ
がストアされる。ストア内容ｃ５、ｄ３の論理演’４
’ｃ行なうだめの８０系で記述したプログラムは第１表
に示されている。
第 １ 表
Ｉ ＬＸｉ Ｈ，４７ＦＥＨ
２１’ｖｌＯＶ Ｂ、Ｍ
３ ＩＮＸ Ｊ（
４ＭＯＶ Ｃ，Ｍ
５
ＭＵｉ Ｈ，４０Ｈ６’ＭＯ
Ｖ Ａ、’Ｂ ７ −’−ＮｉＡ ｒ ＱＦ８Ｈ８ＲＲＣ ９Ｉ也ＲＣ １、ＯＲＲＣ １１１Ｖｆ（’）Ｖ Ｌ、Ａ ｌ１ ＭＯＶ Ａ、Ｂ １３ ＡＮｉ Ａ、７Ｈ １４ＭＯＶ Ｂ、Ａ １５ ＭＯＶ Ａ、Ｍ １６ Ｌａｂｅｌ ２ ： ＪＺ Ｌａｂｅｌ １１
．７ ＲＲＣ １８１）ＣＲＢ １９ ＪＭＰ Ｌａｂｅｌ ２第 １ 表 （
つづき） ２０ Ｌａｂｅｌ １ ： ＭＯＶ Ｂ
、Ａ２１ ＭＯＶ Ａ、Ｃ２
２Ａ Ｎ ｉＡ ｅ Ｑ Ｆ ８ Ｈ２Ｓ
ＲＲＣ ２４ＲＲＣ ２５Ｒ，ＲＣ ２６ＭＯＶ Ｌ、Ａ ２７ ＭＯＶ Ａ、Ｃ２８Ａ
Ｎｉ Ａ、７Ｈ ２９ＭＯＶ Ｃ，Ａ ３０ ＭＯ，Ｖ Ａ、Ｍ３１
Ｌａｂｅｌ ４ ： ＪＺ Ｌａｂ
ｅｌ ３３２ ＲＲＣ ３３ＤＣＲＣ ３４ＪＭＰ Ｌａｂｅｉ ４ ３５ Ｌａｂｅｌ ３ ： ３６ ＡＮＡ Ｂ第３図を参
照して、ステップｎ１において指定ピッ）ｂ５に対する
情報の読込みを行なう。この動作は、第１表のプログラ
ムの第１および第２段に示されている。ステップｎ２で
は、別の指定ピッ）ｂ３に対する情報の読込みを行なう
。このステップｎ２の動作は、第１表のプログラムにお
いて第３段および第４段に示されている。ステップｎ３
では、指定ビットｂ５の読出すべき内容ｃ５が属してい
るアドレス４０００Ｈのバイトのデータの読込みを行な
う。このステップｎ３の動作は、第１表のプログラムの
第５〜第１５段で行々われる。ステップｎ４では、アド
レス４０００ Ｈのビットｂ５の取出しを行なう。この
ステップｎ４は、シフト命令で行なっており、中央処理
装置１のＢレジスタのビット０のセルに入る。このステ
ップｎ４の動作は、第１表のプログラムの第１６〜第２
０段で行なわれる。ステップｎ５では、別の指定ビット
すなわちアドレス４００２Ｈのビットｂ３の属するバイ
トデータの読込みを行なう。このステップｎ５の動作は
、第１表のプログラムにおいて第２１〜第３０段で行な
われる。ステップｎ６ではビットｂ３のストア内容ｄ３
が取出され、この動作は第１表のプログラムの第３１〜
第３５段で行なわれる。ステップｎ７では、ストア内容
Ｃ５’、 ｄ ３のＡＮＤ演算が行なわれ、この動作は
第１表のプログラムの第３６段で行なわれる。中火処理
装置１からのノ（イ）ｋ指定するアドレス信号１１ ラ
ンチ回路４によって一旦ラッチされて、ランダムアクセ
スメモリ３の端子ａｄｏ〜ａｄ７に人力され、−マた直
接に端子ａｄ８〜ａ ｄ 、１０に人力される。バイト
毎のストア内容はランダムアクセスメモリ３の出力端子
Ｄｏ−Ｄ７から中央処理装置１の端子ＡｄＯ〜Ａｄ７に
人力される。中火処理装置葭１は、バイト毎の情報を第
１表に示されたプログラムの実行によって処理し、希望
するピッ）ｂ５．ｂ３のストア内容ｃ５．ｄ３’（ｉ＝
シフト動作によって読出しているＯ このようが先行技術では、明らかに多くの論理ｉ’ｊｔ
ＩＡ、 ｋ行なう必袂がある。したがってプログラム
実行時間が、かなり長く必要にガることが明らカニであ
る。
ＭＵｉ Ｈ，４０Ｈ６’ＭＯ
Ｖ Ａ、’Ｂ ７ −’−ＮｉＡ ｒ ＱＦ８Ｈ８ＲＲＣ ９Ｉ也ＲＣ １、ＯＲＲＣ １１１Ｖｆ（’）Ｖ Ｌ、Ａ ｌ１ ＭＯＶ Ａ、Ｂ １３ ＡＮｉ Ａ、７Ｈ １４ＭＯＶ Ｂ、Ａ １５ ＭＯＶ Ａ、Ｍ １６ Ｌａｂｅｌ ２ ： ＪＺ Ｌａｂｅｌ １１
．７ ＲＲＣ １８１）ＣＲＢ １９ ＪＭＰ Ｌａｂｅｌ ２第 １ 表 （
つづき） ２０ Ｌａｂｅｌ １ ： ＭＯＶ Ｂ
、Ａ２１ ＭＯＶ Ａ、Ｃ２
２Ａ Ｎ ｉＡ ｅ Ｑ Ｆ ８ Ｈ２Ｓ
ＲＲＣ ２４ＲＲＣ ２５Ｒ，ＲＣ ２６ＭＯＶ Ｌ、Ａ ２７ ＭＯＶ Ａ、Ｃ２８Ａ
Ｎｉ Ａ、７Ｈ ２９ＭＯＶ Ｃ，Ａ ３０ ＭＯ，Ｖ Ａ、Ｍ３１
Ｌａｂｅｌ ４ ： ＪＺ Ｌａｂ
ｅｌ ３３２ ＲＲＣ ３３ＤＣＲＣ ３４ＪＭＰ Ｌａｂｅｉ ４ ３５ Ｌａｂｅｌ ３ ： ３６ ＡＮＡ Ｂ第３図を参
照して、ステップｎ１において指定ピッ）ｂ５に対する
情報の読込みを行なう。この動作は、第１表のプログラ
ムの第１および第２段に示されている。ステップｎ２で
は、別の指定ピッ）ｂ３に対する情報の読込みを行なう
。このステップｎ２の動作は、第１表のプログラムにお
いて第３段および第４段に示されている。ステップｎ３
では、指定ビットｂ５の読出すべき内容ｃ５が属してい
るアドレス４０００Ｈのバイトのデータの読込みを行な
う。このステップｎ３の動作は、第１表のプログラムの
第５〜第１５段で行々われる。ステップｎ４では、アド
レス４０００ Ｈのビットｂ５の取出しを行なう。この
ステップｎ４は、シフト命令で行なっており、中央処理
装置１のＢレジスタのビット０のセルに入る。このステ
ップｎ４の動作は、第１表のプログラムの第１６〜第２
０段で行なわれる。ステップｎ５では、別の指定ビット
すなわちアドレス４００２Ｈのビットｂ３の属するバイ
トデータの読込みを行なう。このステップｎ５の動作は
、第１表のプログラムにおいて第２１〜第３０段で行な
われる。ステップｎ６ではビットｂ３のストア内容ｄ３
が取出され、この動作は第１表のプログラムの第３１〜
第３５段で行なわれる。ステップｎ７では、ストア内容
Ｃ５’、 ｄ ３のＡＮＤ演算が行なわれ、この動作は
第１表のプログラムの第３６段で行なわれる。中火処理
装置１からのノ（イ）ｋ指定するアドレス信号１１ ラ
ンチ回路４によって一旦ラッチされて、ランダムアクセ
スメモリ３の端子ａｄｏ〜ａｄ７に人力され、−マた直
接に端子ａｄ８〜ａ ｄ 、１０に人力される。バイト
毎のストア内容はランダムアクセスメモリ３の出力端子
Ｄｏ−Ｄ７から中央処理装置１の端子ＡｄＯ〜Ａｄ７に
人力される。中火処理装置葭１は、バイト毎の情報を第
１表に示されたプログラムの実行によって処理し、希望
するピッ）ｂ５．ｂ３のストア内容ｃ５．ｄ３’（ｉ＝
シフト動作によって読出しているＯ このようが先行技術では、明らかに多くの論理ｉ’ｊｔ
ＩＡ、 ｋ行なう必袂がある。したがってプログラム
実行時間が、かなり長く必要にガることが明らカニであ
る。
４１：元明の目的は、ｏＪ及的に簡単なプログラムの実
行によって短時間に必要な情報を読出すこと力；できる
メモリの絖出し方法全提供することである。
行によって短時間に必要な情報を読出すこと力；できる
メモリの絖出し方法全提供することである。
第４図は、本発明の一実施例のブロック図である。前述
の先行技術に対応する部分には、同一の参照符を付す。
の先行技術に対応する部分には、同一の参照符を付す。
中央処理装置１０人力およびＩＢ力を行なう端子Ａｄｏ
−Ａｄ７からの信号は、ラッチ回路４によってラッチさ
れ、マルチプレクサ７８を介してランダムアクセスメモ
リ３の・端子ａｄＱ−ａｄ７に与えられて、）（イト毎
のアドレス１七定が行なわれる。才た端子Ａｄ８〜Ａｄ
ｌＯからのアドレス指定全行なうだめの信号は、マルチ
プレクサ９からランダムアクセスメモリ３の端子ａｄ８
〜ａｄｉ Ｏに与えられる。端子Ａｄｌｌ〜Ａｄ１５か
らのアドレス指定を行ｒう信号１ｄ、デコーダ５によっ
てデコードされる。デコーダ５の端子Ｒ，Ｓからの出力
は、Ｏ Ｒゲート１０からランダムアクセスメモリ３の
端子ＣＥに入力される。
−Ａｄ７からの信号は、ラッチ回路４によってラッチさ
れ、マルチプレクサ７８を介してランダムアクセスメモ
リ３の・端子ａｄＱ−ａｄ７に与えられて、）（イト毎
のアドレス１七定が行なわれる。才た端子Ａｄ８〜Ａｄ
ｌＯからのアドレス指定全行なうだめの信号は、マルチ
プレクサ９からランダムアクセスメモリ３の端子ａｄ８
〜ａｄｉ Ｏに与えられる。端子Ａｄｌｌ〜Ａｄ１５か
らのアドレス指定を行ｒう信号１ｄ、デコーダ５によっ
てデコードされる。デコーダ５の端子Ｒ，Ｓからの出力
は、Ｏ Ｒゲート１０からランダムアクセスメモリ３の
端子ＣＥに入力される。
中央処理装置１に関連して、リードオンリメモＩＪ２が
接続埒れている。このリードオンリメモリ２には、演算
動作全行なうためのプログラムが予めストアされている
。ランダムアクセスメモリ３の出力端子ＤＯ−Ｄ７から
のバイト毎の各ビットｂＯ〜ｂ７のストア内容は、中央
処理装置１の端子Ａ ｄ Ｏ−Ａ ｄ．７に入力される
ことができる。このストア内容金表わす最下位のビット
ｂＯの内容は、データセレクタ６からいわゆる３ステー
トのゲート１１を介・して与えられる。ゲート１１の制
御は、デコーダ５の出力端子Ｓからの信号によって行な
われる。
接続埒れている。このリードオンリメモリ２には、演算
動作全行なうためのプログラムが予めストアされている
。ランダムアクセスメモリ３の出力端子ＤＯ−Ｄ７から
のバイト毎の各ビットｂＯ〜ｂ７のストア内容は、中央
処理装置１の端子Ａ ｄ Ｏ−Ａ ｄ．７に入力される
ことができる。このストア内容金表わす最下位のビット
ｂＯの内容は、データセレクタ６からいわゆる３ステー
トのゲート１１を介・して与えられる。ゲート１１の制
御は、デコーダ５の出力端子Ｓからの信号によって行な
われる。
第５図は、ランダムアクセスメモリ３のメモリマツプ図
である。４ ０ ０ Ｑ％台のアドレス全行するビット
ｂＯ−ｂ７の各バイト４０００Ｈ，４００１■■，４０
０２■（；４７ＦＥＨ，４７ＦＦＩ■のウチ、アドレス
４０００Ｈのビットｂ５のストア内容Ｃ５と、アドレス
４ ０ ０ ２ Ｈのビットｂ３のストア内容ｄ３との
ＡＮＤ粂件全得る場合を想定する。ストア内容ｃ５，ｄ
３ｉ読出すために、ビン）ｂ５，ｂ３Ｆ，（特定する情
報は、アドレス４７Ｆ” Ｉ：： Ｈ 、 ４ ７ Ｆ
” Ｆ Ｈのストア領域にそれぞれストアされている。
である。４ ０ ０ Ｑ％台のアドレス全行するビット
ｂＯ−ｂ７の各バイト４０００Ｈ，４００１■■，４０
０２■（；４７ＦＥＨ，４７ＦＦＩ■のウチ、アドレス
４０００Ｈのビットｂ５のストア内容Ｃ５と、アドレス
４ ０ ０ ２ Ｈのビットｂ３のストア内容ｄ３との
ＡＮＤ粂件全得る場合を想定する。ストア内容ｃ５，ｄ
３ｉ読出すために、ビン）ｂ５，ｂ３Ｆ，（特定する情
報は、アドレス４７Ｆ” Ｉ：： Ｈ 、 ４ ７ Ｆ
” Ｆ Ｈのストア領域にそれぞれストアされている。
アドレス４７１１″ＥＨのストア領域において、ビット
ｂＯ〜ｂ２から成るストア領域部分ＡＤＩには、ピッ）
ｂ５に表わす値「５」がストアされている。残余のピッ
）ｂ３〜ｂ７から成るストア領域部分ＡＤ２にはアドレ
ス４０００）（からの相対番地を表わす情報がストアさ
れており、アドレス４０００Ｈ（ｒ）指定する場合には
図示のとおりｌ’−００００Ｊである。またアドレス４
７Ｆ 、ｔｉ’ Ｈのストア領域のうち、ビットｂＯ〜
ｂ２から成るストア領域部分ＡＤＩには、アドレス４０
０２Ｈのピッ）ｂ３を特定するだめの値「３」がストア
されている。このアドレス４００２Ｈは４０００Ｈから
相対的に２番目のアドレスであるので、ビットｂ３〜ｂ
７から成るストア領域部分ＡＤ２には、「０００１０」
がストアされている。
ｂＯ〜ｂ２から成るストア領域部分ＡＤＩには、ピッ）
ｂ５に表わす値「５」がストアされている。残余のピッ
）ｂ３〜ｂ７から成るストア領域部分ＡＤ２にはアドレ
ス４０００）（からの相対番地を表わす情報がストアさ
れており、アドレス４０００Ｈ（ｒ）指定する場合には
図示のとおりｌ’−００００Ｊである。またアドレス４
７Ｆ 、ｔｉ’ Ｈのストア領域のうち、ビットｂＯ〜
ｂ２から成るストア領域部分ＡＤＩには、アドレス４０
０２Ｈのピッ）ｂ３を特定するだめの値「３」がストア
されている。このアドレス４００２Ｈは４０００Ｈから
相対的に２番目のアドレスであるので、ビットｂ３〜ｂ
７から成るストア領域部分ＡＤ２には、「０００１０」
がストアされている。
このようにしてアドレス４ ０ ０ １ Ｈ〜４ ７
Ｆ Ｆ Ｈのストア内容に基づき、前述の先行技術に関
連して述べたようにアドレス４ ０ ０ ０ 、Ｈ 、
４ ０ ０ ２ １（のストア内容をバイト単位で脱
出し、特定のビットｂ５，ｂ３のストア内容ｃ５，ｄ３
をシフト動作によって選択的に取出すことは、前述の第
１表および第３図下のブロクラムの実村によって行なう
ことができる。
Ｆ Ｆ Ｈのストア内容に基づき、前述の先行技術に関
連して述べたようにアドレス４ ０ ０ ０ 、Ｈ 、
４ ０ ０ ２ １（のストア内容をバイト単位で脱
出し、特定のビットｂ５，ｂ３のストア内容ｃ５，ｄ３
をシフト動作によって選択的に取出すことは、前述の第
１表および第３図下のブロクラムの実村によって行なう
ことができる。
不発明に従えば、畑らに効率よく胱出しを行なうために
、５０００−ｉ台のアドレス５０００Ｈ〜５０１＝”
Ｆ” Ｈのビット操作用のストア領域が準備される。ア
ドレス５０００Ｈ〜５０ Ｆ Ｆ Ｈのストア領域のｔ
Ｉｔ下位ピットｂＯには、アドレス４（転）００１−（
４００２Ｈのビットｂｏ−ｂ７のストア内容ＣＯ〜ｃ７
．ｄｏ〜ｄ７がそれぞれストアされる。
、５０００−ｉ台のアドレス５０００Ｈ〜５０１＝”
Ｆ” Ｈのビット操作用のストア領域が準備される。ア
ドレス５０００Ｈ〜５０ Ｆ Ｆ Ｈのストア領域のｔ
Ｉｔ下位ピットｂＯには、アドレス４（転）００１−（
４００２Ｈのビットｂｏ−ｂ７のストア内容ＣＯ〜ｃ７
．ｄｏ〜ｄ７がそれぞれストアされる。
このアドレス５０００Ｈ〜５０ ）ｉ’ＦＨのストア領
域を用いて、前述のようにストア内容ｃ５ 、 ｄ３全
読出してＡＮＤ条件全演算するために、いわゆる８０系
の記述のプログラムは第２表に示されているとおりであ
る。
域を用いて、前述のようにストア内容ｃ５ 、 ｄ３全
読出してＡＮＤ条件全演算するために、いわゆる８０系
の記述のプログラムは第２表に示されているとおりであ
る。
（以下余白）
第 ２ 表
Ｉ ＬＸｉ Ｉｆ、４７ＦＥ］−１２ＭＯＶ
Ｂ、Ｍ ３ ＩＮ’Ｘ Ｈ ４ＭＯＶ Ｃ，、Ｍ ５ ＭＶｉ ）ｆ、５０Ｈ ６八＝ＩＯＶ Ｌ、Ｂ ７ ＭＯＶ Ｂ、Ｍ ８ ＭＯＶ Ｌ、Ｃ ９ＭＯＶ Ａ、Ｍ １０ ＡＮＡ Ｂ アドレス５０００ Ｈ〜５ＯＦＦＨを指定するために、
中央処理装置１の端子Ａｄｌｌ〜Ａ ｄ ｉ、 ５はア
ドレス部分「５」を表わす信号を導出し、端子Ａｄ８〜
Ａｄｉｔはアドレス部分「０」を表わす信号全導出し、
端子Ａｄ４〜Ａｄ７およびＡｄＯ〜Ａｄ３からの信号は
アドレスの一部「５０」に後続する２桁のアドレス部分
を特定する。デコーダ５の端子Ｒからは、アドレス４０
００査台のアドレスのストア領域を指定するときにロー
レベルとなり、端子Ｓは５０００蕾台のアドレスを指Ｗ
するときにローレベルとなる。これらの端子Ｒ２８から
の信号はＯＲゲート１０を介していずれの１８号もラン
ダムアクセスメモリ３に入力される。
Ｂ、Ｍ ３ ＩＮ’Ｘ Ｈ ４ＭＯＶ Ｃ，、Ｍ ５ ＭＶｉ ）ｆ、５０Ｈ ６八＝ＩＯＶ Ｌ、Ｂ ７ ＭＯＶ Ｂ、Ｍ ８ ＭＯＶ Ｌ、Ｃ ９ＭＯＶ Ａ、Ｍ １０ ＡＮＡ Ｂ アドレス５０００ Ｈ〜５ＯＦＦＨを指定するために、
中央処理装置１の端子Ａｄｌｌ〜Ａ ｄ ｉ、 ５はア
ドレス部分「５」を表わす信号を導出し、端子Ａｄ８〜
Ａｄｉｔはアドレス部分「０」を表わす信号全導出し、
端子Ａｄ４〜Ａｄ７およびＡｄＯ〜Ａｄ３からの信号は
アドレスの一部「５０」に後続する２桁のアドレス部分
を特定する。デコーダ５の端子Ｒからは、アドレス４０
００査台のアドレスのストア領域を指定するときにロー
レベルとなり、端子Ｓは５０００蕾台のアドレスを指Ｗ
するときにローレベルとなる。これらの端子Ｒ２８から
の信号はＯＲゲート１０を介していずれの１８号もラン
ダムアクセスメモリ３に入力される。
前記端子Ｓからの５０００番台のアドレスを指定する信
号は′−！た、ゲート１１に与えられる。このゲーｚ】
ｒ；ｔ、☆ＩＭ子Ｓからの信号がロー１７ベルのときに
敗断する。ランチ回路４は、それの入力端子ＤＯ〜Ｄ７
に入力された信号をラッチして、出力端子ＱＯ〜Ｑ７に
それぞれ導出する。マルチプレクサ７．８．９は、デコ
ーダ５の端子Ｓからのイ、４号を受信し、この信号がハ
イレベルであるときに１、入力端子Ｂ１〜Ｂ４に人力し
た信号を出力端子Ｙ１−〜Ｙ４にそれぞれ導出し、ロー
レベルの信号全受信したとき入力端子Ａ１〜Ａ４の信号
を出力端子Ｙ１〜￥４に導出する。ランダムアクセスメ
モリ３は、４０００番台および５０００番台のアドレス
を指定するための信号全端子ａ ｄ Ｑ −ａｄｌＯに
受信する。４０００番台のアドレスを有するストア頒＋
ｉ−を指定するときには、中央処理装置１の端子Ａｄｌ
ｌ〜Ａｄ１５からの信号によってデコーダ５の出力端子
Ｓはローレベルであり、出力端子Ｒの出力はハイレベル
である。端子ＡｄＯ〜Ａｄ７からの出力は、ラッチ［＋
：！１路４からマルチプレクサ７．８の入力端子Ａ１〜
Ａ４を経て出力端子Ｙ１〜Ｙ４からランダムアクセスメ
モリ３に入力される。このときゲート１１は、開いてお
り、アドレス４０００Ｈ，４００２Ｈの各ビットｂｏ−
ｂ７のストア内容ｃ Ｏ−ｃ ７ 、 ｄ Ｏ−ｄ ７
はランダムアクセスメモリ３の出力端子Ｄｏ−Ｄ７から
中央処理装置１の端子Ａｄｏ〜Ａｄ７に人力される。
号は′−！た、ゲート１１に与えられる。このゲーｚ】
ｒ；ｔ、☆ＩＭ子Ｓからの信号がロー１７ベルのときに
敗断する。ランチ回路４は、それの入力端子ＤＯ〜Ｄ７
に入力された信号をラッチして、出力端子ＱＯ〜Ｑ７に
それぞれ導出する。マルチプレクサ７．８．９は、デコ
ーダ５の端子Ｓからのイ、４号を受信し、この信号がハ
イレベルであるときに１、入力端子Ｂ１〜Ｂ４に人力し
た信号を出力端子Ｙ１−〜Ｙ４にそれぞれ導出し、ロー
レベルの信号全受信したとき入力端子Ａ１〜Ａ４の信号
を出力端子Ｙ１〜￥４に導出する。ランダムアクセスメ
モリ３は、４０００番台および５０００番台のアドレス
を指定するための信号全端子ａ ｄ Ｑ −ａｄｌＯに
受信する。４０００番台のアドレスを有するストア頒＋
ｉ−を指定するときには、中央処理装置１の端子Ａｄｌ
ｌ〜Ａｄ１５からの信号によってデコーダ５の出力端子
Ｓはローレベルであり、出力端子Ｒの出力はハイレベル
である。端子ＡｄＯ〜Ａｄ７からの出力は、ラッチ［＋
：！１路４からマルチプレクサ７．８の入力端子Ａ１〜
Ａ４を経て出力端子Ｙ１〜Ｙ４からランダムアクセスメ
モリ３に入力される。このときゲート１１は、開いてお
り、アドレス４０００Ｈ，４００２Ｈの各ビットｂｏ−
ｂ７のストア内容ｃ Ｏ−ｃ ７ 、 ｄ Ｏ−ｄ ７
はランダムアクセスメモリ３の出力端子Ｄｏ−Ｄ７から
中央処理装置１の端子Ａｄｏ〜Ａｄ７に人力される。
本発明に従って、各バイトのｔ［Ｓ定の位置のピッ）
ｂ 、５ 、 ｂ ３のストア内容ｃ５ 、ｄ３を迅速
に読出すためには、中央処理装置１からの端子Ａｄ１１
〜Ａｄ１５からの信号が導出される。このときデコーダ
５の出力端子Ｓはローレベルとなる。そのためゲート１
１は遮断され、テータセレクタ６の出力端子Ｙによって
選択された倍旧が中央処理装置１の端子Ａｄｏに人力さ
れることになる。デ−タセレクタ６はランダムアクセス
メモリ３の出力ｒｘ＋Ｄ Ｏ−１） ７から導１Ｊ３さ
れた信号全入力端子Ａ 、 Ｂ 、 Ｃに受信するアド
レスによって指定されたビラトラ特定し、その特定され
たビットの内容ｃ３．ｄ５’に出力端１子ＹＫ導出する
。データセレクタ６の入力端子Ａ、Ｂ、Ｃには、中央処
理装置１の端子Ａ−ｄＯ〜Ａｄ２からラッチ回路４の端
子ＱＯ−Ｑ２ｉ介する信号がそれぞれ与えられる。
ｂ 、５ 、 ｂ ３のストア内容ｃ５ 、ｄ３を迅速
に読出すためには、中央処理装置１からの端子Ａｄ１１
〜Ａｄ１５からの信号が導出される。このときデコーダ
５の出力端子Ｓはローレベルとなる。そのためゲート１
１は遮断され、テータセレクタ６の出力端子Ｙによって
選択された倍旧が中央処理装置１の端子Ａｄｏに人力さ
れることになる。デ−タセレクタ６はランダムアクセス
メモリ３の出力ｒｘ＋Ｄ Ｏ−１） ７から導１Ｊ３さ
れた信号全入力端子Ａ 、 Ｂ 、 Ｃに受信するアド
レスによって指定されたビラトラ特定し、その特定され
たビットの内容ｃ３．ｄ５’に出力端１子ＹＫ導出する
。データセレクタ６の入力端子Ａ、Ｂ、Ｃには、中央処
理装置１の端子Ａ−ｄＯ〜Ａｄ２からラッチ回路４の端
子ＱＯ−Ｑ２ｉ介する信号がそれぞれ与えられる。
中火処理装置１の端子Ａｄｄ〜ＡｄｌＯからの論理「Ｏ
」の信号はマルチプレクサ８の入力端子Ａ２．Ａ３．Ａ
４から出力端子Ｙ２．Ｙ３．Ｙ４を経てランダムアクセ
スメモリ３に入力される。
」の信号はマルチプレクサ８の入力端子Ａ２．Ａ３．Ａ
４から出力端子Ｙ２．Ｙ３．Ｙ４を経てランダムアクセ
スメモリ３に入力される。
甘だマルチプレクサ８０入力端子ＡＩは、中央処理装置
ｕ １の端子Ａ、 ｄ ７からラッチ回路４を経てその
出力Ｃ１Ｍ子Ｑ７からの信号が与えられる。マルチプレ
クサ７の入力端子Ａ１〜Ａ４には、中央処理装（ろ１の
端子Ａｄ３〜Ａｄ６からの信号がラッチ回路４を介して
それぞれ与えられて、ランダムアクセスメモリ３に人力
される。したがってアドレス５００５ Ｈのストア慎域
にストアされているビットｂＱ−ｂ７の内容ｃ５．ｃｌ
、ｃ２．・・・、Ｃ７けランダムアクセスメモリ３の出
力端子１）０〜Ｄ７に導出てれる。このとき中央処理装
置１の端子ＡｄＯ〜Ａｄ２によって指定される６番目の
ピッ）ｂ５のストア内容がデータセレクタ６によって選
択きれて、端子ＡｄＯに入力されることになる。ｔ ｆ
？ｃ四様にして、アドレス５０１３Ｈのストア領域の信
号のストア内容はランダムアクセスメモリ３の出力端子
ＤＯ〜Ｄ７に２厚出され、データセレクタ６によって選
択されて第４蚤Ｈのビットｂ３のストア内容ｄ３が喘子
ＡｄＯに人力されることになる。なお、ラッチ回路４け
、中央処（ｊｐ装置１の端子Ａ Ｌ Ｅの立上り時にラ
ッチ動作を行なう。
ｕ １の端子Ａ、 ｄ ７からラッチ回路４を経てその
出力Ｃ１Ｍ子Ｑ７からの信号が与えられる。マルチプレ
クサ７の入力端子Ａ１〜Ａ４には、中央処理装（ろ１の
端子Ａｄ３〜Ａｄ６からの信号がラッチ回路４を介して
それぞれ与えられて、ランダムアクセスメモリ３に人力
される。したがってアドレス５００５ Ｈのストア慎域
にストアされているビットｂＱ−ｂ７の内容ｃ５．ｃｌ
、ｃ２．・・・、Ｃ７けランダムアクセスメモリ３の出
力端子１）０〜Ｄ７に導出てれる。このとき中央処理装
置１の端子ＡｄＯ〜Ａｄ２によって指定される６番目の
ピッ）ｂ５のストア内容がデータセレクタ６によって選
択きれて、端子ＡｄＯに入力されることになる。ｔ ｆ
？ｃ四様にして、アドレス５０１３Ｈのストア領域の信
号のストア内容はランダムアクセスメモリ３の出力端子
ＤＯ〜Ｄ７に２厚出され、データセレクタ６によって選
択されて第４蚤Ｈのビットｂ３のストア内容ｄ３が喘子
ＡｄＯに人力されることになる。なお、ラッチ回路４け
、中央処（ｊｐ装置１の端子Ａ Ｌ Ｅの立上り時にラ
ッチ動作を行なう。
第６図全参照すると、中央処理装置６１の動作が示され
ている。ステップｍ１における指定ビットｂ５に対する
情報の読込みは、第２表の第１および第２段の！１１ｂ
作によって行々われる。ステップｍ２における指定ピッ
）ｂ３に対するＩＷ ｊｇｌ、ｉの読込みは、第２表の
プログラムの第３段および第４段によって行なわれる。
ている。ステップｍ１における指定ビットｂ５に対する
情報の読込みは、第２表の第１および第２段の！１１ｂ
作によって行々われる。ステップｍ２における指定ピッ
）ｂ３に対するＩＷ ｊｇｌ、ｉの読込みは、第２表の
プログラムの第３段および第４段によって行なわれる。
データセレクタ６を用いるステップｍ３．ｍ４の指定ビ
ットｂ５ 、ｂ３の取出し１第２表のプログラムの第５
段〜第７段および第８股および第９段によってそれぞれ
行なわれる。
ットｂ５ 、ｂ３の取出し１第２表のプログラムの第５
段〜第７段および第８股および第９段によってそれぞれ
行なわれる。
ステップｍ５におけるＡＮＤ論理演算は、第２表のプロ
グラムの第１５段によって行なわれる。このようにして
、プログラムが簡略化され、演算時ｊ出が対ｌ縮される
。
グラムの第１５段によって行なわれる。このようにして
、プログラムが簡略化され、演算時ｊ出が対ｌ縮される
。
第７図υ寸、本発明の他の実施例のブロック図である。
この実施例では、前述の実施例におけるマルチプレクサ
７，８．９に関連する構成に代えて、３スデートのゲー
トＧ３〜Ｇ１ｏと、Ｎ Ａ Ｎ Ｉ）ゲートＮＡＯ−Ｎ
ＡＩ（ｌと、それらのＮ Ａ Ｎ Ｄゲー）ＮＡＯ−Ｎ
ＡＩＯからの出力をハイレベルにクランプするス（（抗
ＲＯ−ＲＩＯとが設けられる。ゲ−） Ｇ ：３〜ａ
＋ Ｏｌｄ、デコーダ５の出力ｚ１６子ｓの出力がロー
レベルであって５０００番台の番地がアドレス１１１定
さねているときに、導通する。５０００杢台のアドレス
指定が行なわれるときに（−１、ｆ３ノチ１「１１路４
の端子Ｑ３〜Ｑ７がらの１イ１力がゲー）Ｇ３−Ｇ１０
に介してランダムアクセスメモリ３の入力端子ａｃｌＯ
−ａｄ７に入力される。その他の構成は前述の実施例と
同様である。
７，８．９に関連する構成に代えて、３スデートのゲー
トＧ３〜Ｇ１ｏと、Ｎ Ａ Ｎ Ｉ）ゲートＮＡＯ−Ｎ
ＡＩ（ｌと、それらのＮ Ａ Ｎ Ｄゲー）ＮＡＯ−Ｎ
ＡＩＯからの出力をハイレベルにクランプするス（（抗
ＲＯ−ＲＩＯとが設けられる。ゲ−） Ｇ ：３〜ａ
＋ Ｏｌｄ、デコーダ５の出力ｚ１６子ｓの出力がロー
レベルであって５０００番台の番地がアドレス１１１定
さねているときに、導通する。５０００杢台のアドレス
指定が行なわれるときに（−１、ｆ３ノチ１「１１路４
の端子Ｑ３〜Ｑ７がらの１イ１力がゲー）Ｇ３−Ｇ１０
に介してランダムアクセスメモリ３の入力端子ａｃｌＯ
−ａｄ７に入力される。その他の構成は前述の実施例と
同様である。
本発明のさらに他の実施例として、グループとしてのバ
イトに代えてワードとし、丑だ各グループの情報単位と
してのビットに代えてバイトまたはビットとし、各ワー
ドに含壕れているバイトまたＵ、ピントを本発明に従っ
て効率的ＶＣＨｊＪ３すことも可能である。
イトに代えてワードとし、丑だ各グループの情報単位と
してのビットに代えてバイトまたはビットとし、各ワー
ドに含壕れているバイトまたＵ、ピントを本発明に従っ
て効率的ＶＣＨｊＪ３すことも可能である。
以上のように本発明によれば各グループに含まれる複数
の情報のうちの特定の情報を高効率で迅速に読出すこと
ができるようになる。
の情報のうちの特定の情報を高効率で迅速に読出すこと
ができるようになる。
第１１￥１は先行技術のブロック図）、第２１シ１Ｎ、
第１図に示された先行技術のランダムアクセスメモリ３
のメモリマツプ図、第３図は第１Ｍに示された先行技術
の動作全説明するためのフローチャート、第４図は本発
明の一実施例のブロック図、第５図（ｄ第４１＜１に示
されたランダムアクセスメモリ３のメモリマッグ１ン１
、第６図は第４１ｚＩＶＣ手された実流例の動作全説明
するためのフローチャート、第７図は本発明の他の実施
例のブロック図である。 １・・・中央処理装置、２・・・リードオンリメモリ、
３・・・ランダムアクセスメモリ、４・・・ラッチ回路
、５・・・デコーダ、６・・・データセレクタ、７，８
．９・・・マルチプレクサ、１１．Ｇ３〜ＧｌＯ・・・
ゲート、ＮＡＯ−ＮＡＩＯ・・・ＮＡＮＤゲート代理人
弁理士 西教圭一部 第２図 第３図
第１図に示された先行技術のランダムアクセスメモリ３
のメモリマツプ図、第３図は第１Ｍに示された先行技術
の動作全説明するためのフローチャート、第４図は本発
明の一実施例のブロック図、第５図（ｄ第４１＜１に示
されたランダムアクセスメモリ３のメモリマッグ１ン１
、第６図は第４１ｚＩＶＣ手された実流例の動作全説明
するためのフローチャート、第７図は本発明の他の実施
例のブロック図である。 １・・・中央処理装置、２・・・リードオンリメモリ、
３・・・ランダムアクセスメモリ、４・・・ラッチ回路
、５・・・デコーダ、６・・・データセレクタ、７，８
．９・・・マルチプレクサ、１１．Ｇ３〜ＧｌＯ・・・
ゲート、ＮＡＯ−ＮＡＩＯ・・・ＮＡＮＤゲート代理人
弁理士 西教圭一部 第２図 第３図
Claims (1)
- 観数の情報を含む各グループ毎にアドレス指定して各グ
ループヲ読出すことができるメモリの読出し方法に−お
いて、前記各情報単位で読出されるようにするための各
グループを読出してその各グループに含まれる各情’ｉ
’ｉ選択して出力するようにしたこと全特徴とするメモ
リの読出し方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17265382A JPS5963080A (ja) | 1982-09-30 | 1982-09-30 | メモリの読出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17265382A JPS5963080A (ja) | 1982-09-30 | 1982-09-30 | メモリの読出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963080A true JPS5963080A (ja) | 1984-04-10 |
Family
ID=15945877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17265382A Pending JPS5963080A (ja) | 1982-09-30 | 1982-09-30 | メモリの読出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963080A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103958332A (zh) * | 2011-11-25 | 2014-07-30 | 本田技研工业株式会社 | 车体侧部结构 |
-
1982
- 1982-09-30 JP JP17265382A patent/JPS5963080A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103958332A (zh) * | 2011-11-25 | 2014-07-30 | 本田技研工业株式会社 | 车体侧部结构 |
| US9187134B2 (en) | 2011-11-25 | 2015-11-17 | Honda Motor Co., Ltd | Vehicle body side structure |
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