JPS5962952A - 集積回路３入力２進加算器 - Google Patents
集積回路３入力２進加算器Info
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- JPS5962952A JPS5962952A JP58100329A JP10032983A JPS5962952A JP S5962952 A JPS5962952 A JP S5962952A JP 58100329 A JP58100329 A JP 58100329A JP 10032983 A JP10032983 A JP 10032983A JP S5962952 A JPS5962952 A JP S5962952A
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、集積回路として構成さハまた冒速Ｉ’ｌ＋
伝播３人力２進加１９器に関するものである。
伝播３人力２進加１９器に関するものである。
高速キャリ加１γ２：÷はイ（４稍された千１つ器或は
加算器の設唱に広く使用されてシ・）ることはよく知ら
れている。しかしながら高速和伝播加（Ｖ器、すなわち
和の伝播がキャリの伝播を助ける加咎器は例えば・やイ
プライン７１，ＩＩ或をニシｉａ列加算２［リの奥稍乗
算器ではｔｐ斤（τ石１珍゛ｒあＺ，。クロックに，し
って制御され、それ故同１川し，ているとのｆｌｌｌ式
の壬ｑ′器は右から左一、ずなわちｆｌ）下桁ビットか
ら１１３′上桁の方向に手動に：よる甜算の１′４合Ｙ
）千郡′と佇パ、 〈同様に部分積を形成する。２つの：ｊＴｉ ／ｉｊ的
律ηタのシフトは各クロック・ＰルスにＪ：つて牛ｌ−
る。
加算器の設唱に広く使用されてシ・）ることはよく知ら
れている。しかしながら高速和伝播加（Ｖ器、すなわち
和の伝播がキャリの伝播を助ける加咎器は例えば・やイ
プライン７１，ＩＩ或をニシｉａ列加算２［リの奥稍乗
算器ではｔｐ斤（τ石１珍゛ｒあＺ，。クロックに，し
って制御され、それ故同１川し，ているとのｆｌｌｌ式
の壬ｑ′器は右から左一、ずなわちｆｌ）下桁ビットか
ら１１３′上桁の方向に手動に：よる甜算の１′４合Ｙ
）千郡′と佇パ、 〈同様に部分積を形成する。２つの：ｊＴｉ ／ｉｊ的
律ηタのシフトは各クロック・ＰルスにＪ：つて牛ｌ−
る。
この型式の乗尊器は情報が井目Ｊ２＋１的に伝播するい
わゆる並列集積采算器ｐ（、１１； ｉｌｉ・、、（７
てずつと低１７（シである。しかしぞノ１、は１司じ容
．パ（の、１（・列乗↑′）器ン製作するために必要な
シリコンか・面，１、リ、シリコンの表面状針約１０分
の１に，減／ｊ＞−７．’き２，。
わゆる並列集積采算器ｐ（、１１； ｉｌｉ・、、（７
てずつと低１７（シである。しかしぞノ１、は１司じ容
．パ（の、１（・列乗↑′）器ン製作するために必要な
シリコンか・面，１、リ、シリコンの表面状針約１０分
の１に，減／ｊ＞−７．’き２，。
それ故、この発明の目的（弓．、例えｔ．ｒ （／ｊ積
直列千算器中で使用す７．）ことのでムるイ１％ ４’
ｒ”ｆ回路［ｊ“”ｉ Ｉｉ見の和Ｓ＝Ａ■Ｂ■Ｃの高
速伝播をイｊなう３人力２１１１力２イぐ加１°器をイ
（することである。
直列千算器中で使用す７．）ことのでムるイ１％ ４’
ｒ”ｆ回路［ｊ“”ｉ Ｉｉ見の和Ｓ＝Ａ■Ｂ■Ｃの高
速伝播をイｊなう３人力２１１１力２イぐ加１°器をイ
（することである。
この発明によれば、・この加１′？器ｔ１３個の２人力
相補型４′Ｊ１他的オ゛ｒタ゛一トとヤヤリ発生回路（
ヤヤリｎ ＝Ａ Ｒ ｌ−Ａ Ｃ ｌ−ｎ Ｃ ）を備
えている。第１の排他的オア）ｒｒ ）は２個の入力
変数Ａ ｔ．−よびＢを受けでｒｒ目の中間変数１７’
＋ ＝荘ゴを出力する。
相補型４′Ｊ１他的オ゛ｒタ゛一トとヤヤリ発生回路（
ヤヤリｎ ＝Ａ Ｒ ｌ−Ａ Ｃ ｌ−ｎ Ｃ ）を備
えている。第１の排他的オア）ｒｒ ）は２個の入力
変数Ａ ｔ．−よびＢを受けでｒｒ目の中間変数１７’
＋ ＝荘ゴを出力する。
第２の４」１仙的オアク“一トｉよそれを一方の入力と
し５、他方の入力とじて第３の入力変数Ｃ ｉ受ける。
し５、他方の入力とじて第３の入力変数Ｃ ｉ受ける。
この第２の利他的オアヶ９−トは和変数Ｓ−Ａ（１）＋
３（■）Ｃを出力する。妃３の排他的オアク゛ートはそ
の入力端子に第１と第３の入力変数ＡとＣを受けて第２
の中間変数Ｆ１−Ａ（「）Ｃをキャリ発生回路にりえる
。キャリ発生回路１ーとの変数Ｆ勺の外に第１のｔＪＩ
一仙的オアク゛−トから出力１ｉ’， ＝Ａ（ｐＲを、
また第２の刊仙、的オアゲートから和出力Ｓを受イｎ
Ｌ、出力端子にキャリ変数Ｒを発生さくＪ−る。
３（■）Ｃを出力する。妃３の排他的オアク゛ートはそ
の入力端子に第１と第３の入力変数ＡとＣを受けて第２
の中間変数Ｆ１−Ａ（「）Ｃをキャリ発生回路にりえる
。キャリ発生回路１ーとの変数Ｆ勺の外に第１のｔＪＩ
一仙的オアク゛−トから出力１ｉ’， ＝Ａ（ｐＲを、
また第２の刊仙、的オアゲートから和出力Ｓを受イｎ
Ｌ、出力端子にキャリ変数Ｒを発生さくＪ−る。
以下添付図面を参照にこの発明を説明−４−る。
第１図は変数Ａ，Ｂ，Ｃを受信する３個の入力端−ｒお
よび出力Ｓ，Ｒを牛しる２個の１１ｉ力Ｃ’ｉ＋’Ａ子
を備えたこの発明のＩ ’−１ｊ． Ｉｐ’をロイ１１
グ）加スツ器を示している。この加算器ｒ［３個の２人
力相ｔｉｌｉ ｍ 刊仙的オアｒ一トＰ７ 、 り２，
ｒ’．？オｊびこノｔら相補型の排他的オアケ゛−ト
によ１）で発生される出力信号からキャリＴ’ｔを発生
さ．茫る回路Ｐｏを（Ｉ！ｆｉえている。第１の排他的
：ｔ −７ ／／″”− トＰＩけーぞの第１の入力
端イに第１の２進変数八を、第２の入力）端子に第２の
２イｆ″変数Ｂを受け、その出力端子に第１の中間２進
変数Ｆ，４入（ら”ｈを発生させる。第２の排他的オア
ケ゛− ｔ− Ｐ ２ （＜↓第１の入力端子にこの第
１の中間２ ’＋（ｔＨ変数Ｆ！を、ｊ．ｌ’！： ２
の入カウ１Ｍ子に第３の２進変数Ｃをそれぞｉ＋ （ｉ
！．給される。その出力端子において番よ加算器の第１
の出力変数を構成する２進１１１安数Ｓを生じる。２１
）。
よび出力Ｓ，Ｒを牛しる２個の１１ｉ力Ｃ’ｉ＋’Ａ子
を備えたこの発明のＩ ’−１ｊ． Ｉｐ’をロイ１１
グ）加スツ器を示している。この加算器ｒ［３個の２人
力相ｔｉｌｉ ｍ 刊仙的オアｒ一トＰ７ 、 り２，
ｒ’．？オｊびこノｔら相補型の排他的オアケ゛−ト
によ１）で発生される出力信号からキャリＴ’ｔを発生
さ．茫る回路Ｐｏを（Ｉ！ｆｉえている。第１の排他的
：ｔ −７ ／／″”− トＰＩけーぞの第１の入力
端イに第１の２進変数八を、第２の入力）端子に第２の
２イｆ″変数Ｂを受け、その出力端子に第１の中間２進
変数Ｆ，４入（ら”ｈを発生させる。第２の排他的オア
ケ゛− ｔ− Ｐ ２ （＜↓第１の入力端子にこの第
１の中間２ ’＋（ｔＨ変数Ｆ！を、ｊ．ｌ’！： ２
の入カウ１Ｍ子に第３の２進変数Ｃをそれぞｉ＋ （ｉ
！．給される。その出力端子において番よ加算器の第１
の出力変数を構成する２進１１１安数Ｓを生じる。２１
）。
３の相補型排他的オアケ゛−１・Ｐ．７は第１の入力端
子に第１の２進変数八を受け、第２の入力端子に第３の
２進変数Ｃを受０、出力端子に第２の中間変数Ｆ ｓ
＝−Ａ−（’ｉ’）’（：’．を牛１〕る。キャリＲの
発生回路ＰＯは第１の入力７１．１子に第２の排他的オ
°ｒケ゛−トＰ２からの出力Ｓ＝Ａｇ）ｌ’３ｆｌｉ）
Ｃを受け、第２の入力端子に第１の排他的オアケ゛−ト
Ｐ７からの出力である第１の中間変数Ｆ’１＝ｌ）１１
を受け、＄１１３の入力端−ｒ・に竺３のシフ１仙的オ
アケ°−トＰ 、？からの出力である第２の中間変数Ｆ
３＝Ａ（Ｉ了を受Ｖｙ１ 出力端イに加贈器の第２の２
進出力変数を構成する２）ｆβキャリ変数ｎ＝ＡＲ−１
〜Ａ Ｃ１−１３Ｃを生じる。
子に第１の２進変数八を受け、第２の入力端子に第３の
２進変数Ｃを受０、出力端子に第２の中間変数Ｆ ｓ
＝−Ａ−（’ｉ’）’（：’．を牛１〕る。キャリＲの
発生回路ＰＯは第１の入力７１．１子に第２の排他的オ
°ｒケ゛−トＰ２からの出力Ｓ＝Ａｇ）ｌ’３ｆｌｉ）
Ｃを受け、第２の入力端子に第１の排他的オアケ゛−ト
Ｐ７からの出力である第１の中間変数Ｆ’１＝ｌ）１１
を受け、＄１１３の入力端−ｒ・に竺３のシフ１仙的オ
アケ°−トＰ 、？からの出力である第２の中間変数Ｆ
３＝Ａ（Ｉ了を受Ｖｙ１ 出力端イに加贈器の第２の２
進出力変数を構成する２）ｆβキャリ変数ｎ＝ＡＲ−１
〜Ａ Ｃ１−１３Ｃを生じる。
第２図は、ＭＯ８集積回路とし一〇構成されたこの発明
の１実施例の加算器が示さｉｌ、−Ｃいる。それは１４
個の素子を含み、そのうち１０個はトランジスタであり
、４個は抵抗である。キャリｌ（を発生させる回路ＰＯ
は４個のトランジスタＴ７．Ｔ２．Ｔ、９．ＴＭおよび
１個の抵抗Ｔ５を備えている。説明を筒中にするために
各トランジスタのドレインとソースは「端子」と云う共
通の呼び方をする。それは両者の区別は使用される電源
によって生じた電流の方向により当業者には容易に可能
であるからである。ダートだけがその名で呼ばれる。第
１の２個のトランジスタＴ１．Ｔ２、抵抗］゛５および
内列に配酵７されたトランジスタＴ 、？ 、 Ｔ ４
で構成された２ダイ２ビールは１個の共通接続点を有し
、それｔまこのキャリ発生ｔｌ：Ｉｊ路の出力Ｃ”：Ａ
：了−を構成している。
の１実施例の加算器が示さｉｌ、−Ｃいる。それは１４
個の素子を含み、そのうち１０個はトランジスタであり
、４個は抵抗である。キャリｌ（を発生させる回路ＰＯ
は４個のトランジスタＴ７．Ｔ２．Ｔ、９．ＴＭおよび
１個の抵抗Ｔ５を備えている。説明を筒中にするために
各トランジスタのドレインとソースは「端子」と云う共
通の呼び方をする。それは両者の区別は使用される電源
によって生じた電流の方向により当業者には容易に可能
であるからである。ダートだけがその名で呼ばれる。第
１の２個のトランジスタＴ１．Ｔ２、抵抗］゛５および
内列に配酵７されたトランジスタＴ 、？ 、 Ｔ ４
で構成された２ダイ２ビールは１個の共通接続点を有し
、それｔまこのキャリ発生ｔｌ：Ｉｊ路の出力Ｃ”：Ａ
：了−を構成している。
抵抗Ｔ５の第２のｔ端子は電γ）１λに接続されている
。
。
トランジスタＴノの第２の端子はトランジスタＴ４のケ
９−トに接続され、トランジスタＴ ２の第２の端子は
トランジスタ′ｒ、？のり９−トに接続されている。ト
ランジスタ１’ 、？ 、 Ｔ ４よりなるダイゾール
の第２の端子はｂランソスタＴＩのダートに接続され、
その４ノ〉続点はトランジスタＴ２のｒ−トにも接続さ
れている。このトランジスタＴＩ、Ｔ２のケ゛−トの共
通接ｋ）ｚ点はキＶり発生回路の第２の４Ｊｌ他的オア
ク” −トＰ ２からの和変数Ｓを受ける鎮１の入力端
子を構成する。
９−トに接続され、トランジスタＴ ２の第２の端子は
トランジスタ′ｒ、？のり９−トに接続されている。ト
ランジスタ１’ 、？ 、 Ｔ ４よりなるダイゾール
の第２の端子はｂランソスタＴＩのダートに接続され、
その４ノ〉続点はトランジスタＴ２のｒ−トにも接続さ
れている。このトランジスタＴＩ、Ｔ２のケ゛−トの共
通接ｋ）ｚ点はキＶり発生回路の第２の４Ｊｌ他的オア
ク” −トＰ ２からの和変数Ｓを受ける鎮１の入力端
子を構成する。
このキャリ発Ｌｌ＝回路ＰＯの２ｆｆ ２の入力ψｊ１
Ａ子ｉｔ トランジスタＴ３のダートであって、第１の
排他的オアｒ−トＰ１からの九′λｌの中間変数Ｆｌ
＝Ａ＠Ｂを受ける。このキャリ発生回路ｐ Ｑの第３の
入力端子はトランジスタＴ４のり°−トであって、第３
の排他的オアヶ”−トＰ、？がらの第２の中間変数Ｆ３
＝Ａ（Ｔ）Ｃを受ける。このキャリ発生回路は次の論理
演算を行々う。
Ａ子ｉｔ トランジスタＴ３のダートであって、第１の
排他的オアｒ−トＰ１からの九′λｌの中間変数Ｆｌ
＝Ａ＠Ｂを受ける。このキャリ発生回路ｐ Ｑの第３の
入力端子はトランジスタＴ４のり°−トであって、第３
の排他的オアヶ”−トＰ、？がらの第２の中間変数Ｆ３
＝Ａ（Ｔ）Ｃを受ける。このキャリ発生回路は次の論理
演算を行々う。
Ｒ＝’３（Ｆ、 Ｆ、 ＋Ｆ’、 Ｆ、 −１−Ｆ、
Ｆ’、 ）４−ＳＦ’、’ Ｆ’３こｉｔは３個の２進
変数の加力の論理的キー）・すを数としてこのヤヤリ表
現を書°くことを選んだ場合に対（−て次の加＃’真理
値表から導出す乙ことができる。
Ｆ’、 ）４−ＳＦ’、’ Ｆ’３こｉｔは３個の２進
変数の加力の論理的キー）・すを数としてこのヤヤリ表
現を書°くことを選んだ場合に対（−て次の加＃’真理
値表から導出す乙ことができる。
和Ｓおよび中間変数Ｆｌ 、Ｆ３は２個のＭ（、）Ｓト
ランジスタと１個のＪ１℃抗だけによって相補型の排他
的オアケ４−トを構成するために使用さ−ｈ。
ランジスタと１個のＪ１℃抗だけによって相補型の排他
的オアケ４−トを構成するために使用さ−ｈ。
でいる周知の３個の同一のＭＯＳ トランジスタ回路に
よって発生される。
よって発生される。
第１の排他的オアケ゛−トＰ１は２個のトランジスタＴ
６．Ｔ７と抵抗′ｒ８を備メーている。これら３個の部
品が共通に４）４．λ・１５され７′ζ端イは第１の中
間変数Ｆｓ ＝Ａ６）ｎを出力するこの刊仙的オ゛ｒダ
ートの出力端子を構成１．でいる。抵抗Ｔ８の他方の端
子は電源に接に立さノ１．ている。第１のトランジスタ
Ｔ６の第２の９７Ｍ子は＊Ｉ’−２のトランジスタＴ７
のデートに接続さハ、共に２＋＞： ２の入力変数Ｂを
受ける。卯、２のトランジスタＴ７の第２の端子は第１
のトランジスタＴ６のケ９−トに接続さＩｔ 、共に第
１の入力変数へを受ける。
６．Ｔ７と抵抗′ｒ８を備メーている。これら３個の部
品が共通に４）４．λ・１５され７′ζ端イは第１の中
間変数Ｆｓ ＝Ａ６）ｎを出力するこの刊仙的オ゛ｒダ
ートの出力端子を構成１．でいる。抵抗Ｔ８の他方の端
子は電源に接に立さノ１．ている。第１のトランジスタ
Ｔ６の第２の９７Ｍ子は＊Ｉ’−２のトランジスタＴ７
のデートに接続さハ、共に２＋＞： ２の入力変数Ｂを
受ける。卯、２のトランジスタＴ７の第２の端子は第１
のトランジスタＴ６のケ９−トに接続さＩｔ 、共に第
１の入力変数へを受ける。
第２の排他的オアダー） Ｐ ２ ＆；ｒ、 ２個のト
ランジスタＴ９ 、Ｔ７０と抵抗ｉ’ Ｉ ７を備乏−
１これら３個の部品は第１の利他的副アダーｉ・ＰＩの
部品Ｔ ６ 、 Ｔ ７ 、 Ｔ’ ／ｌと同極に共通
接続点を有している。このｔｌ）２の排他的オアケ”
−トＰ ２ ）、ｌ。
ランジスタＴ９ 、Ｔ７０と抵抗ｉ’ Ｉ ７を備乏−
１これら３個の部品は第１の利他的副アダーｉ・ＰＩの
部品Ｔ ６ 、 Ｔ ７ 、 Ｔ’ ／ｌと同極に共通
接続点を有している。このｔｌ）２の排他的オアケ”
−トＰ ２ ）、ｌ。
トランジスタＴ６の代りにトランジスタｉ’ ９ 。
トランジスタＴ７の代りにトランジスタＴＩ０゜４１（
抗′１゛８の代勺に抵抗１１をＩｆ’７換しただけで第
！の排他的オアク゛−トと同一である。第］のトランジ
スタ′Ｉ゛９のり９−トはこの排他的オアケ９〜トの第
１の入力である第１の中間変数Ｆ、 −＝Ａ（「；−ｉ
を受け、２ｐ、 ２のトランジスタＴ １０のｒ−トｄ
第２の入力である第３の入力変数Ｃを受ける。
抗′１゛８の代勺に抵抗１１をＩｆ’７換しただけで第
！の排他的オアク゛−トと同一である。第］のトランジ
スタ′Ｉ゛９のり９−トはこの排他的オアケ９〜トの第
１の入力である第１の中間変数Ｆ、 −＝Ａ（「；−ｉ
を受け、２ｐ、 ２のトランジスタＴ １０のｒ−トｄ
第２の入力である第３の入力変数Ｃを受ける。
第３のり−トｐ ；？は第１および第２の排他的オアケ
゛−トＰＩ、Ｐ２と同一であり、２ｒλ１のトラン・ゾ
スタとしてトランジスタＴ ７２、第２のトランジスタ
とじてトランジスタ１’ １．９ 、抵抗と１７て抵抗
Ｔ７４をイ１しでいる。第１のトランジスタＴＩ２のり
” −ト１」２ｉ’： １の入力変数へを受け、第２の
トランジスタ′ｒ ７．１のり“−トは第３の入力変数
Ｃを受ける。
゛−トＰＩ、Ｐ２と同一であり、２ｒλ１のトラン・ゾ
スタとしてトランジスタＴ ７２、第２のトランジスタ
とじてトランジスタ１’ １．９ 、抵抗と１７て抵抗
Ｔ７４をイ１しでいる。第１のトランジスタＴＩ２のり
” −ト１」２ｉ’： １の入力変数へを受け、第２の
トランジスタ′ｒ ７．１のり“−トは第３の入力変数
Ｃを受ける。
以−に、この発明は特定の実施例に関連して説、明した
が、この実施例に限定されるもので＆Ｊ、なく、’ｆ！
？ ｉｔｓ’請求の範囲に９１：載された発明の技術的
範囲に作せれる多くの変形、変ｇ−が可能であることｔ
、１明白である。
が、この実施例に限定されるもので＆Ｊ、なく、’ｆ！
？ ｉｔｓ’請求の範囲に９１：載された発明の技術的
範囲に作せれる多くの変形、変ｇ−が可能であることｔ
、１明白である。
第１図はこの発明のＩ ′！’： ／Ｗｌｉ例の加＞’
Ｊ’、 ？’：、６の１戸ロツク図、第２図に！第１図
の加ｔ１器の（く子を詳細に示した概略回路図である。 Ｐ １ 、 Ｐ ２ 、 Ｐ 、？・・・刊
他的」アク８− ト、ＰＯ−＝ｒ ヤリ発生回路、ｉ”
７ 、 ’ｌ’ ２ 、 Ｔ 、？ 、 Ｔ ４ 。 Ｔ６．Ｔ７．Ｔ９．Ｔ２Ｏ，Ｔ Ｉ ２ 、 Ｔ ７
、？・ＭＯＳトラン・ソスタ、Ｔ ５ 、 Ｔ ／ｌ
、’Ｔ Ｉ Ｉ 、１’１４・・・抵抗、Ａ、＋１．Ｃ
・・入力茅−〉！（、Ｓ・・・第１１出力、１℃・・キ
ャリ出力。 出願人代理人 弁ｊ１１′！］−を；）江 １７（彦
手続補１１：、書（方式） ＩＶイ −１７１”ゝ、、！、！、ｉ 月
１１５８、 ｌ １”、、’ら １１１’ ｒｉ’ｌ庁長官 若 杉 牙１１ 大
殿■、事件の表示 特 １１ＩＩ自 １ｆ（Ｊ ５ １（−−−１ｆｌ
０ ３ ２ ９ ’４２ 究明ツ６Ｊ〕Ｔ
＼ 集積回路：（人力２進加騨器 ｌ Ｐｉｌｉ ｉ［ヲｔ ル、Ｖｌ −１旧ｌし１の関係 ′１りπ１出願人アイデｆ−ヲィ
ー・イゝツタストリーズ・イソ−ｒ −、ｊ５レーラン
ド４、代理人 り レト嗜Ｌ」Ｊ己−ぐヂ）ｉ々ヂ＞ｄ ４′ノ昭万
［１５８年９月２７日 ７ 袖１トの内容 別に１（、のＪＯノリ図面の浄
１（内容に笑・史なし）
Ｊ’、 ？’：、６の１戸ロツク図、第２図に！第１図
の加ｔ１器の（く子を詳細に示した概略回路図である。 Ｐ １ 、 Ｐ ２ 、 Ｐ 、？・・・刊
他的」アク８− ト、ＰＯ−＝ｒ ヤリ発生回路、ｉ”
７ 、 ’ｌ’ ２ 、 Ｔ 、？ 、 Ｔ ４ 。 Ｔ６．Ｔ７．Ｔ９．Ｔ２Ｏ，Ｔ Ｉ ２ 、 Ｔ ７
、？・ＭＯＳトラン・ソスタ、Ｔ ５ 、 Ｔ ／ｌ
、’Ｔ Ｉ Ｉ 、１’１４・・・抵抗、Ａ、＋１．Ｃ
・・入力茅−〉！（、Ｓ・・・第１１出力、１℃・・キ
ャリ出力。 出願人代理人 弁ｊ１１′！］−を；）江 １７（彦
手続補１１：、書（方式） ＩＶイ −１７１”ゝ、、！、！、ｉ 月
１１５８、 ｌ １”、、’ら １１１’ ｒｉ’ｌ庁長官 若 杉 牙１１ 大
殿■、事件の表示 特 １１ＩＩ自 １ｆ（Ｊ ５ １（−−−１ｆｌ
０ ３ ２ ９ ’４２ 究明ツ６Ｊ〕Ｔ
＼ 集積回路：（人力２進加騨器 ｌ Ｐｉｌｉ ｉ［ヲｔ ル、Ｖｌ −１旧ｌし１の関係 ′１りπ１出願人アイデｆ−ヲィ
ー・イゝツタストリーズ・イソ−ｒ −、ｊ５レーラン
ド４、代理人 り レト嗜Ｌ」Ｊ己−ぐヂ）ｉ々ヂ＞ｄ ４′ノ昭万
［１５８年９月２７日 ７ 袖１トの内容 別に１（、のＪＯノリ図面の浄
１（内容に笑・史なし）
Claims (1)
- （１）３個の２人力相補フ（す排他的オアク９−トとキ
ャリＲ＝ＡＢトＡＣ−４−Ｒｅを発生する回路とを具備
し、第１の排他的オアタ９．−トけ２個の入力変数Ａお
よびＢを入力として第１の中間変数Ｆ、−＝＝ＡのＢを
出力し、＠２の排他的オアケ８−ト１はこの第１の中間
変数Ｆ］と他方の入力として第３の入力文数Ｃとを入力
して和変数Ｓをその出力端子に発生させ、第３の排他的
オアク゛−トＦ＝を第１および第３の入力変数Ａ、Ｃを
入力として氾２の中間変数Ｆ３＝ｉ−■Ｃをキャリ発生
回路に対して出力し、キャリ発生回路＆：１この第２の
中間変数ド３を入力とすると共に第１の４ｕｌ仙的オア
ｙ−トから第１の中間変数Ｆ’、 ＝＝λｄ）肩を、捷
た第２の排他的オアｒ−）から和出力Ｓを入力させ、出
力端子に出カキヤリＲ′ｆ発生させるとを とを特徴とする和Ｓ＝ＡのＢσうＣの高速伝部内行在９
３個の入力変数Ａ、Ｒ，Ｃにより出力Ｓ 、 ＩＮを発
生させる２進加算器。 １２）前記キャリ発生回路（Ｐ ｏ ） （ｔ」Ｈ４個
のＭｏｓ ）ランジスタ（ＴＭ、Ｔ”、Ｔ、？、Ｔ４）
ト１ 個ノｌ’ｔｌＥ抗（Ｔ５）とｌ：イＩ７８ 、ｔ
、ｔｌＥ抗（Ｔ ｓ ）の一端は電源に接続され抵抗の
他端はキャリ出力端子を構成し、第２の排他的オアケ゛
−ト（Ｐ２）により発生された和出力Ｓによつ−ｒ＋”
−トが制御される第１と第２の２個のトランジスタ（Ｔ
７゜Ｔ２）ならびに第３と第４のトランジスタ（Ｔ３゜
Ｔ４．）よりなるダイ刀？−ルはそれらの端子の一方が
キャリ出力端子を構成１．ている前記抵抗（Ｔ５）の端
子に接続さノ１１、Ｆｊｒ、 ］のトトランジスタＴ）
）の他方の端子は第４のトランジスタ（Ｔ４）のケ９−
トをも制鶴１する第３の排他的オアケ°−ト（Ｐ３）の
出力を受け、ｆ１１２のトランジスタ（’ｒ ２ ）の
他方の端子は第３のトランジスタ（Ｔ３）のケ０−トを
も制７１７１１する第１の排他的オアダート（Ｐ７ ）
の出力を受ける如＜４：’！成されていることを０徴と
するＭＯＳ隼積１ｉｉ１路七ｊ２゛Ｃ構成された特Ｗｒ
解を求の範囲第１項記載の加二婢器。 （：１１ 相補型の排他的オアケ゛−ト（ＰＩ、ｐ２
゜Ｐ 、？ ）がそれぞれ２個ノＭＯＳトラン・シスｐ
（７６。 Ｔ ７ ： Ｔ ９ 、 Ｔ Ｉ Ｏ； Ｔ １２ 、
Ｔ ７ 、？ ）と１個の抵抗（Ｔ８；Ｔ１１；Ｔ１
４）とを具備し、これら３個の素子の一方の端子は共通
に接続されて出力端子を榊成し、抵抗の他方の端子は電
源に接続され、第１のトランジスタ（Ｔ ６ ：Ｔ９；
Ｔ１２）の他ＪＴの端イは第２の入力を供給され、その
トランジスタのケ゛−トにはＰ、ｌの入力を供給され、
第２のトランジスタ（Ｔ７；Ｔ １ ｎ ； Ｔ ｚ
３）の他方の端子Ｕよ第１の入力を供給され、そのトラ
ンジスタのケ”−トに第２の入力が供給されることを特
徴とする牛！ｒ Ｗ「請求の範囲第１項寸たけ第２項記
載の加ｊ′ｑ器。
Applications Claiming Priority (2)
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|---|---|---|---|
| FR8210025 | 1982-06-09 | ||
| FR8210025A FR2528596A1 (fr) | 1982-06-09 | 1982-06-09 | Cellule d'addition binaire a trois entrees a propagation rapide de la somme, realisee en circuit integre |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5962952A true JPS5962952A (ja) | 1984-04-10 |
Family
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Family Applications (1)
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| FR (1) | FR2528596A1 (ja) |
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