JPS5957476A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5957476A JPS5957476A JP16915382A JP16915382A JPS5957476A JP S5957476 A JPS5957476 A JP S5957476A JP 16915382 A JP16915382 A JP 16915382A JP 16915382 A JP16915382 A JP 16915382A JP S5957476 A JPS5957476 A JP S5957476A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- H01L2924/10158—Shape being other than a cuboid at the passive surface
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
技術分野
この発明は半導体装置の製造方法に関し、より詳しくは
両面メサ型構造を有する逆阻市三端子サイリスタの製造
方法、特にライフタイムキラーの拡散方法に関する。
両面メサ型構造を有する逆阻市三端子サイリスタの製造
方法、特にライフタイムキラーの拡散方法に関する。
背景技術
トランジスタ、ダイオード、サイリスタ等の半導体装置
において、スイッチングスピードヲ速くするために、キ
ャリヤのライフタイムキラーを拡散することはよく知ら
れている。ところが、両面メサ型構造を有する逆阻止三
端子サイリスタの場合は、ライフタイムキラーを拡散し
たのち、メサ溝形成のための酸化膜を形成するため、ラ
イフタイムキラーが再分布されて、特性が変動しやすい
といった問題点があった。
において、スイッチングスピードヲ速くするために、キ
ャリヤのライフタイムキラーを拡散することはよく知ら
れている。ところが、両面メサ型構造を有する逆阻止三
端子サイリスタの場合は、ライフタイムキラーを拡散し
たのち、メサ溝形成のための酸化膜を形成するため、ラ
イフタイムキラーが再分布されて、特性が変動しやすい
といった問題点があった。
すなわち、従来の逆阻止三端子サイリスタの構造を第１
図を参照して、またその製造方法を第２図ないし第８図
を参照して説明する。まず、第１ｂｌｃオイて、１は逆
阻止三端子サイリスクペレットで、Ｎ型領域２の両面に
Ｐ型領域３，４を有し、−力のＰ型領域４内にはＮ型領
域５が選択的に形成されている。１）す記Ｐ型領域４と
Ｎ型領域５との間のＰＮ接合が終ｔ’ｒＭする主面には
酸化膜等の絶縁ＩＪｕが形成されている。そして、ペレ
ツ）ｌの周囲の両面にはｐＮ４１合よりも深いメサ溝７
，８が形成されており、両メサ溝７，８にはカラス等よ
りなる絶縁保獲膜９，１０が形成されて、メサ溝７゜８
に露出しているＰＮ接合の終端を保ｄφし不働態化して
いる。１］はアノード電４４．１２ ｔｒｉゲート電極
、」３はカソード電（瓶である。
図を参照して、またその製造方法を第２図ないし第８図
を参照して説明する。まず、第１ｂｌｃオイて、１は逆
阻止三端子サイリスクペレットで、Ｎ型領域２の両面に
Ｐ型領域３，４を有し、−力のＰ型領域４内にはＮ型領
域５が選択的に形成されている。１）す記Ｐ型領域４と
Ｎ型領域５との間のＰＮ接合が終ｔ’ｒＭする主面には
酸化膜等の絶縁ＩＪｕが形成されている。そして、ペレ
ツ）ｌの周囲の両面にはｐＮ４１合よりも深いメサ溝７
，８が形成されており、両メサ溝７，８にはカラス等よ
りなる絶縁保獲膜９，１０が形成されて、メサ溝７゜８
に露出しているＰＮ接合の終端を保ｄφし不働態化して
いる。１］はアノード電４４．１２ ｔｒｉゲート電極
、」３はカソード電（瓶である。
Ｉ−１記のベレット１は次のようにして製造されている
。すなわち、Ｎ型の半導体基板を用意し、その両主面か
らボロン等のＰ型不純物を拡散してＰ型領域３，４を形
成し、さらに一方のＰ型領域４内にリン等のＮ型不純物
を選択拡散して、Ｎ型領域５をｔｉｔ成して、ＰＮＰＮ
構造を有する半導体基板］−４を製造する（第２図）。
。すなわち、Ｎ型の半導体基板を用意し、その両主面か
らボロン等のＰ型不純物を拡散してＰ型領域３，４を形
成し、さらに一方のＰ型領域４内にリン等のＮ型不純物
を選択拡散して、Ｎ型領域５をｔｉｔ成して、ＰＮＰＮ
構造を有する半導体基板］−４を製造する（第２図）。
次に、この半導体基板１４の一平面または両主面からキ
ャリヤのライフタイムキラーである金を拡散したのち、
両主面に酸化膜等の絶縁膜６，６を形成する（第３図）
。
ャリヤのライフタイムキラーである金を拡散したのち、
両主面に酸化膜等の絶縁膜６，６を形成する（第３図）
。
続いてＰ種領域４とＮ型領域５のＰＮ接合が終端する絶
縁膜６部分と、これと反対側のかつ対応す７１ 絶’ｄ
Ｗ ６部分とにフォトエツチングによって格子状のメ
サ溝形成用の開孔」−５、］、 ６を形成する（第４図
）。次に絶縁膜６，６をエツチングマスクとして用いて
、前記開孔１５．１６から半導体基板１４を各ｊＮ接合
を越える深さまでエツチングして、メサ溝７，８を形成
する（第５図）。さらに、絶縁膜６，６をマスクとして
用いて、メサｔｉＩ７７＋８内に電気泳動法によってガ
ラスを被着し、焼成して絶縁保巡膜９，１０を形成する
（第６図）。
縁膜６部分と、これと反対側のかつ対応す７１ 絶’ｄ
Ｗ ６部分とにフォトエツチングによって格子状のメ
サ溝形成用の開孔」−５、］、 ６を形成する（第４図
）。次に絶縁膜６，６をエツチングマスクとして用いて
、前記開孔１５．１６から半導体基板１４を各ｊＮ接合
を越える深さまでエツチングして、メサ溝７，８を形成
する（第５図）。さらに、絶縁膜６，６をマスクとして
用いて、メサｔｉＩ７７＋８内に電気泳動法によってガ
ラスを被着し、焼成して絶縁保巡膜９，１０を形成する
（第６図）。
次に、裏面全面の絶縁膜６を除去するとともに、表面の
絶縁膜６のうちＰ種領域４とＮ型領域５との電極形成部
分に惹孔１’７．１８を形成する（第７図）。次に裏面
にクロム、ニッケル、銀等を順次積層蒸着してアンード
電極１．１を形成し、また表面にアルミニウム等を蒸着
しその不要部分を除去して、ゲート電価１２およびカソ
ード電極１３を形成する（第８図）。最後に第８図の一
点鎖線位屓より切断すると、第１１ｇｌのベレツ）ｌが
得られる。
絶縁膜６のうちＰ種領域４とＮ型領域５との電極形成部
分に惹孔１’７．１８を形成する（第７図）。次に裏面
にクロム、ニッケル、銀等を順次積層蒸着してアンード
電極１．１を形成し、また表面にアルミニウム等を蒸着
しその不要部分を除去して、ゲート電価１２およびカソ
ード電極１３を形成する（第８図）。最後に第８図の一
点鎖線位屓より切断すると、第１１ｇｌのベレツ）ｌが
得られる。
ところで、」二記従来の製造方法に従えば、第２図に示
す状態でライフタイムキラーを拡散したのち、両主面に
熱酸化等により絶縁膜６，６を形成する際の熱処理温度
１１５０〜１２５０°Ｃによって、ライフタイムキラー
か再分布し、ライフタイムが小さくなり過きるといつプ
こ問題点があった。また、ライフタイムキラーを拡散後
、ライフタイ−４ オ゛Ｉしていた面１；エツチング等を施す必要があり、
煩雑であった。
す状態でライフタイムキラーを拡散したのち、両主面に
熱酸化等により絶縁膜６，６を形成する際の熱処理温度
１１５０〜１２５０°Ｃによって、ライフタイムキラー
か再分布し、ライフタイムが小さくなり過きるといつプ
こ問題点があった。また、ライフタイムキラーを拡散後
、ライフタイ−４ オ゛Ｉしていた面１；エツチング等を施す必要があり、
煩雑であった。
発明の開示
それゆえ、この発明はライフタイムキラーの再分布を生
じない、しかも製造容易な半導体装置の製造方法を提供
することを目的とする。
じない、しかも製造容易な半導体装置の製造方法を提供
することを目的とする。
この発明は絶縁膜にメサｒ？＋’ｊ形成用の開孔を形成
（−たのち、γノード佃主山１のメサ溝ｊし成用の開孔
を利用してライフタイムキラーを拡散することを特徴と
するものである。
（−たのち、γノード佃主山１のメサ溝ｊし成用の開孔
を利用してライフタイムキラーを拡散することを特徴と
するものである。
そして、」−記の構成に基づいて、ライフタイムキラ−
１１ＩＸ敗後の高温処理を避けて、ライフタイムキラー
の再分布を防止するとともに、メサ溝形成と同時に半導
体基板表面に残存しているライフタイムキラーを除去す
ることにより、製造を容易化できるという作用効果を奏
する。
１１ＩＸ敗後の高温処理を避けて、ライフタイムキラー
の再分布を防止するとともに、メサ溝形成と同時に半導
体基板表面に残存しているライフタイムキラーを除去す
ることにより、製造を容易化できるという作用効果を奏
する。
発明を実施するための最良の形態
以下、この発明の実施例を図面を参照して説明する。す
なわち、この発明は、第２図の状態でライフタイムキラ
ーを拡散することなく、第３図のように両主面に酸化膜
等の絶縁膜６，６を彫成し、しかるのちに、第９図に示
すように、、絶縁膜６゜６にメサ溝形成用の開孔１５，
１６を形成し１アノード側の開化］−５にライフタイム
キラーとして金を蒸着し、８５０〜９５０°Ｃ程度で６
０〜９０分間加熱処理して金を拡散させたのち、常法に
従って第５図に示すようにメザ６４７＋ ”を形成１し
、以下メサ溝７，８内に絶縁保設膜９．］０を形成し、
電４ｄｉ、ｌ ｌ〜１３を形成してペレットを製造した
。このようにして製造したペレツ） １０００個につい
て、１２５°Ｃの高温下で１００μＡまでの電流が流れ
る高温耐圧試験を実施したところ、全数にｓｏｏ ｖ以
上の耐１１：、があった。これに対して、上記と同一条
件で従来法びこよって製造したペレツ） １０００個の
耐１１・、は、ずへて５００〜６００ Ｖ程度しかなか
った。
なわち、この発明は、第２図の状態でライフタイムキラ
ーを拡散することなく、第３図のように両主面に酸化膜
等の絶縁膜６，６を彫成し、しかるのちに、第９図に示
すように、、絶縁膜６゜６にメサ溝形成用の開孔１５，
１６を形成し１アノード側の開化］−５にライフタイム
キラーとして金を蒸着し、８５０〜９５０°Ｃ程度で６
０〜９０分間加熱処理して金を拡散させたのち、常法に
従って第５図に示すようにメザ６４７＋ ”を形成１し
、以下メサ溝７，８内に絶縁保設膜９．］０を形成し、
電４ｄｉ、ｌ ｌ〜１３を形成してペレットを製造した
。このようにして製造したペレツ） １０００個につい
て、１２５°Ｃの高温下で１００μＡまでの電流が流れ
る高温耐圧試験を実施したところ、全数にｓｏｏ ｖ以
上の耐１１：、があった。これに対して、上記と同一条
件で従来法びこよって製造したペレツ） １０００個の
耐１１・、は、ずへて５００〜６００ Ｖ程度しかなか
った。
なお、カン−１１則の１剤子し１６からライフタイムキ
ラーを拡散すると、Ｐ型の導電型を示す金がＮ型領域５
にトラップされて、他の領域に金が人って行かなくなり
、スイッチングスピードを速くすることができない。
ラーを拡散すると、Ｐ型の導電型を示す金がＮ型領域５
にトラップされて、他の領域に金が人って行かなくなり
、スイッチングスピードを速くすることができない。
また、メづ尚７，８を形成したのちに金拡散を行なうと
、メサ？ｆ７ｊ ７ ＋ ８に露出するＰＮ接合終端に
高濃度の＜Ｉンが残存し、耐圧波形が不安定になる。
、メサ？ｆ７ｊ ７ ＋ ８に露出するＰＮ接合終端に
高濃度の＜Ｉンが残存し、耐圧波形が不安定になる。
１ン１面のｒバｊ弔な説明
第」図は両面メサ型の逆阻止三端子サイリスタの１すｒ
面図、第２図ないし第８図は第１図のサイリスタの従来
の製造方法について説明するための各段階の半導体基板
の断面図、第９図は第１図のサイリスタをこの発明によ
って製造する場合の主要な工程の半導体基板の断面図で
ある。
面図、第２図ないし第８図は第１図のサイリスタの従来
の製造方法について説明するための各段階の半導体基板
の断面図、第９図は第１図のサイリスタをこの発明によ
って製造する場合の主要な工程の半導体基板の断面図で
ある。
６・・ 絶縁膜、
９．１０・・ 絶縁保設膜、
１４ ・・・半導体基板、
１５．１６・・・・メサ尚形成用の開化、１７．１８・
・・・・ 電極形成用の窓孔。
・・・・ 電極形成用の窓孔。
第１図
第２図
第 ３ 図
］Ａ
第 ４ 図
第 ５ 図
第６図
Claims (1)
- 【特許請求の範囲】 ＰＮＰＮ構造を有する半導体基板を製造する工程と、前
記半導体基板の両面に絶縁膜を形成する一Ｉ：程と、前
記絶縁膜にメサ溝形成用の開孔を形成する工程と、前記
開孔より半導体基板をエツチングしてメサｒｆ４を形成
する工程と、前記メサ溝に絶縁保設膜を形成する工程と
を含む半導体装置の製造方法において、 前記絶縁膜にメサ溝形成用の開孔を形成する工程ののち
、前記半導体基板のアノード側主面のメヤγｈｉ形成用
の開孔を利用してライフタイムキラーを拡散する工程を
実施することを特徴とする゛１ｔ−導体装置ｎの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16915382A JPS5957476A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16915382A JPS5957476A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5957476A true JPS5957476A (ja) | 1984-04-03 |
Family
ID=15881261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16915382A Pending JPS5957476A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957476A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013034628A1 (de) * | 2011-09-06 | 2013-03-14 | Vishay Semiconductor Gmbh | Oberflächenmontierbares elektronisches bauelement |
-
1982
- 1982-09-27 JP JP16915382A patent/JPS5957476A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013034628A1 (de) * | 2011-09-06 | 2013-03-14 | Vishay Semiconductor Gmbh | Oberflächenmontierbares elektronisches bauelement |
| US20140346642A1 (en) * | 2011-09-06 | 2014-11-27 | Vishay Semiconductor Gmbh | Surface mountable electronic component |
| US10629485B2 (en) | 2011-09-06 | 2020-04-21 | Vishay Semiconductor Gmbh | Surface mountable electronic component |
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