JPS5955558A - キヤツシユメモリ制御方式 - Google Patents
キヤツシユメモリ制御方式Info
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- JPS5955558A JPS5955558A JP57165434A JP16543482A JPS5955558A JP S5955558 A JPS5955558 A JP S5955558A JP 57165434 A JP57165434 A JP 57165434A JP 16543482 A JP16543482 A JP 16543482A JP S5955558 A JPS5955558 A JP S5955558A
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- 230000002950 deficient Effects 0.000 abstract 1
- 208000009356 dyskeratosis congenita Diseases 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000002146 bilateral effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、入出力制御装置と入出力装置との間に設けら
れ転送データを貯蔵するキヤノンユメモリ特にディスク
キャッシュの制御力式に関する。
れ転送データを貯蔵するキヤノンユメモリ特にディスク
キャッシュの制御力式に関する。
技術の背景
ディスクキャッシュメモリは磁気ティスフ装置と磁気テ
ィスフ制御装置との間に設けられ、高速アクセスか可能
な半導体メモリなどで構成されていてディスクから読出
したデータのある種のものを格納され、再び同しデータ
か要求されたときは該格納データを送出してディスクア
クセスを不要とし、アクセスタイムを低減する。
ィスフ制御装置との間に設けられ、高速アクセスか可能
な半導体メモリなどで構成されていてディスクから読出
したデータのある種のものを格納され、再び同しデータ
か要求されたときは該格納データを送出してディスクア
クセスを不要とし、アクセスタイムを低減する。
磁気ディスク装置ＤＫＵは多数段４Ｊられ、磁気ディス
ク制御装置ＤＫＣも複数＋１１．ｌ設けられ、これらに
りＪして１つ又は少数のキヤ、ンユメモリｌ〕ＯＣか設
けられることかある。この場合は複数のｒ）ＫＣが１つ
のＩ） ＣＣを共用することになる。
ク制御装置ＤＫＣも複数＋１１．ｌ設けられ、これらに
りＪして１つ又は少数のキヤ、ンユメモリｌ〕ＯＣか設
けられることかある。この場合は複数のｒ）ＫＣが１つ
のＩ） ＣＣを共用することになる。
従来技術と問題点
ところで磁気ディスク制御装置ｉ’？、ディスク１−１
ノンユメモリなども障害を起すことか２らえられ？）か
、従来システムでは有効な対策が立てられていない。特
にキャッシュメモリＤＣＣを複数の磁気ディスク制御装
置ＤＫＣが共用する場合、障害の組合上にはＤＣＣのみ
障害、一方または他方のＤＫＣか障害、またＤＣＣ障害
は一方または他方のＤＫＣが検出したなどあり、各ケー
スに適当な切換制御を行なう必要がある。
ノンユメモリなども障害を起すことか２らえられ？）か
、従来システムでは有効な対策が立てられていない。特
にキャッシュメモリＤＣＣを複数の磁気ディスク制御装
置ＤＫＣが共用する場合、障害の組合上にはＤＣＣのみ
障害、一方または他方のＤＫＣか障害、またＤＣＣ障害
は一方または他方のＤＫＣが検出したなどあり、各ケー
スに適当な切換制御を行なう必要がある。
発明の目的
本発明はか＼る点に鑑みてなされたもので、簡単な手段
で各種障害に適切に対処できる制御方式を提供しようと
するものである。
で各種障害に適切に対処できる制御方式を提供しようと
するものである。
発明の構成
本発明は入出力制御装置と入出力装置との間に接続され
、複数の入出力制御装置で共用されるキヤノンユメモリ
装置の制御方式において、該複数の入出力制御装置の各
々とキャソンユメモリ装置の間にそれぞれ複数本の制御
線を設け、人出力制御装置により与えられる該制御線の
１”、”０”レベルの組合せによりキャッシュメモリ装
置が障害であることを知らされた該キャッシュメモリ装
置は前記複数の人出力制御装置と入出力装置を粘ふデー
タ線から自らを切離し、また１ｉｉｒ記“１゛。
、複数の入出力制御装置で共用されるキヤノンユメモリ
装置の制御方式において、該複数の入出力制御装置の各
々とキャソンユメモリ装置の間にそれぞれ複数本の制御
線を設け、人出力制御装置により与えられる該制御線の
１”、”０”レベルの組合せによりキャッシュメモリ装
置が障害であることを知らされた該キャッシュメモリ装
置は前記複数の人出力制御装置と入出力装置を粘ふデー
タ線から自らを切離し、また１ｉｉｒ記“１゛。
“０”レベルの組合せで入出力制御装置が界雷であるこ
とを知らされたときキヤ、ツユメモリ装置は当該人出力
制御装置と入出力装置を粘ふデータ線から自らを切離し
することを特徴とするか、次に図面を参照しながらこれ
を説明する。
とを知らされたときキヤ、ツユメモリ装置は当該人出力
制御装置と入出力装置を粘ふデータ線から自らを切離し
することを特徴とするか、次に図面を参照しながらこれ
を説明する。
発明の実施例
第１図でＬＡ、ＩＢは人出力制御装置、２はキャッシュ
装置で２ａは共通部、２ｂ、２ｃは独立部である。３は
入出力装置で、本例では１八、ＩＢが前述のＤＫＣ，２
がＤＣＣ１３がＤＫｔＪである。
装置で２ａは共通部、２ｂ、２ｃは独立部である。３は
入出力装置で、本例では１八、ＩＢが前述のＤＫＣ，２
がＤＣＣ１３がＤＫｔＪである。
ＤＫＣ，ＤＫｔＪ共に複数個あるのが普Ｊｍであるが、
図ではＤＫＣを２つ、ＤＫＵを１つのみ示す。ｐｌ、ａ
４は制御装置１八、１Ｂとキャッシュ装置２、入出力装
置３を結ぶデータ線で、既存のものである。１２．Ｑ３
は本発明により伺加した’＋ｊｔ制御線で、装置ＩＡと
２、ＩＢと２間に各２本ずつもうりられ、その“１”、
“０”レベルは人出力制御装置により与えられる。この
各２本の制御線の“１ ”、 ” ０ ”レベルで本
発明では次の制御を行なう。
図ではＤＫＣを２つ、ＤＫＵを１つのみ示す。ｐｌ、ａ
４は制御装置１八、１Ｂとキャッシュ装置２、入出力装
置３を結ぶデータ線で、既存のものである。１２．Ｑ３
は本発明により伺加した’＋ｊｔ制御線で、装置ＩＡと
２、ＩＢと２間に各２本ずつもうりられ、その“１”、
“０”レベルは人出力制御装置により与えられる。この
各２本の制御線の“１ ”、 ” ０ ”レベルで本
発明では次の制御を行なう。
線１２２のレベルか０．０のときは入出力制御装置ＩＡ
及びキャノソユ装置２が共に動作可能で、前述のキャッ
シュ伺きディスクシステムの動作を行なうことができる
。線Ｃ２のレベルが１．１のときは人出力制御装置ＩＡ
が電源オフまたはキヤノンユ装置２０片系部分に界雷が
あると人出制御装置ＩＡが１′ＩＩ断したことを示し、
これを検知するとキャッシュ装置２は人出力制御装置Ｉ
Ａ側を切離して動作する。具体的には、キヤ・、シュ装
置２のデータ取込み側は第２図（ａｌに示すようにデー
タ線ｅ＋、ｇａに対して単にワイヤード゛オアされてい
るのでこの部分には何ら変更はないが、キヤ・ノツプ、
装置２のデータ出力側は第２図（ｂｌに示すようにバッ
ファＢＵＦを介してデータ線に接続されているのでこの
バッファを不動作にする。
及びキャノソユ装置２が共に動作可能で、前述のキャッ
シュ伺きディスクシステムの動作を行なうことができる
。線Ｃ２のレベルが１．１のときは人出力制御装置ＩＡ
が電源オフまたはキヤノンユ装置２０片系部分に界雷が
あると人出制御装置ＩＡが１′ＩＩ断したことを示し、
これを検知するとキャッシュ装置２は人出力制御装置Ｉ
Ａ側を切離して動作する。具体的には、キヤ・、シュ装
置２のデータ取込み側は第２図（ａｌに示すようにデー
タ線ｅ＋、ｇａに対して単にワイヤード゛オアされてい
るのでこの部分には何ら変更はないが、キヤ・ノツプ、
装置２のデータ出力側は第２図（ｂｌに示すようにバッ
ファＢＵＦを介してデータ線に接続されているのでこの
バッファを不動作にする。
線ｐ２のレベルが１．０または０．１のときはキャッシ
ュ装置２の両系の共１ｆｆ１部分に界雷が起きたと制御
装置ＩＡが判断したことを示し、これを検知したキャッ
シュ装置は動作を停止してデータ線ｊｌ！ｌ、ｆｆ４の
両方から自らを切りａｌ［シ、装置ＩＡ、ＩＢと３間で
のみテーク伝達が行なわれにようにする。切り離す態様
は上記と同しでデータ線ｐ１．β４に接続するバッファ
Ｂ ＩＪ Ｆを不動作にする。なお切り離しに当ってデ
ータ取込み側は接続されたま−でも格別支障はない。こ
れに対してデータ送出側は接続を遮断しておかないとノ
イズを送出したりしてシステムに有害な影響を与える。
ュ装置２の両系の共１ｆｆ１部分に界雷が起きたと制御
装置ＩＡが判断したことを示し、これを検知したキャッ
シュ装置は動作を停止してデータ線ｊｌ！ｌ、ｆｆ４の
両方から自らを切りａｌ［シ、装置ＩＡ、ＩＢと３間で
のみテーク伝達が行なわれにようにする。切り離す態様
は上記と同しでデータ線ｐ１．β４に接続するバッファ
Ｂ ＩＪ Ｆを不動作にする。なお切り離しに当ってデ
ータ取込み側は接続されたま−でも格別支障はない。こ
れに対してデータ送出側は接続を遮断しておかないとノ
イズを送出したりしてシステムに有害な影響を与える。
線β３のレベルか（０，０）、 （１，１）、（０，
１）または（１，０）に変る場合も同様で、」二記とは
ＩＡがＩＢに切換ねる点か異なるたりである。
１）または（１，０）に変る場合も同様で、」二記とは
ＩＡがＩＢに切換ねる点か異なるたりである。
第３図はキャッシュ装置２をや＼詳細に示す図である。
２ａはレジスフ及びエンコード回路で、ディスク制御装
置ＤＫＣから線β２．ａ３を通して送られるキャッシュ
制御信号（ｒｉｉｉ述の１，０レヘル）を取込み、トラ
イステー１−ノ＼・ノツプ１３１Ｊ Ｆを前述のように
動作、不動作にする。か＼る制御を受けるバッファＢＩ
ＪＦはＤＣＣの出力回路に設＋ｊられ、入力回路には設
けられない。なお第３図のＩ） ０はボート０、Ｐｌは
ボート１を示す。ディスクキヤノンユ装置ＤＣＣは」二
位装置（ＣＰＵ、チャ名ルなと）からは認識されないも
のであり、ＤＣＣに界雷が生したときは速やかに、Ｄ
Ｋ Ｃ−ＤＫＵに影響を与えず、切り離されるのかよい
。
置ＤＫＣから線β２．ａ３を通して送られるキャッシュ
制御信号（ｒｉｉｉ述の１，０レヘル）を取込み、トラ
イステー１−ノ＼・ノツプ１３１Ｊ Ｆを前述のように
動作、不動作にする。か＼る制御を受けるバッファＢＩ
ＪＦはＤＣＣの出力回路に設＋ｊられ、入力回路には設
けられない。なお第３図のＩ） ０はボート０、Ｐｌは
ボート１を示す。ディスクキヤノンユ装置ＤＣＣは」二
位装置（ＣＰＵ、チャ名ルなと）からは認識されないも
のであり、ＤＣＣに界雷が生したときは速やかに、Ｄ
Ｋ Ｃ−ＤＫＵに影響を与えず、切り離されるのかよい
。
バッファＢＵＦはこの目的のものである。キャッシュ装
置を２系で共用する場合、キャッシュ装置の障害には両
系に共通の部分の障害と、片系のみに属する部分の障害
があり、これらに応して両系からの切断、片系からの切
断を行なえるようにするとよい。
置を２系で共用する場合、キャッシュ装置の障害には両
系に共通の部分の障害と、片系のみに属する部分の障害
があり、これらに応して両系からの切断、片系からの切
断を行なえるようにするとよい。
キャッシュ制御装置ＤＫＣのキャッシュ装置ＤＣＣにり
（する切り離しは、ＤＫＣ−ＤＫＵインタフェース＜１
２＋、Ｑａ）上でのキヤ、ツユ装置ＤＣＣとのやりとり
で認識される。その詳細は障害の種類により異なるが、
例えばキヤ、ンユ装置自体でｒ１１１４１′ｉできる場
合は、エラーか発生ずるとキャノノユ装置力＼自己のレ
ジスタにエラー（言号をセ・ノドし、それによりＤＫＣ
がＤＣＣに対してエラー情報送出を指示してエラー内容
を取り込Ｌｏキャッシュが無応答になった場合はどの時
点で無応答になった力）によりコニラーであることをｌ
） Ｋ Ｃ力く判断する。このようにエラー情報や無応
答のレベルをＤＫＣが認識し、エラーは共通９ｉ分か片
側かを判断し、信号線ρ２．ρ３のレベルにより両系あ
るいは片系切離を行なう。なお切＆１１シはエラ一時に
限らず、キャッシュを使用しない系があればその系は切
り離した方が信頼性が向上する。
（する切り離しは、ＤＫＣ−ＤＫＵインタフェース＜１
２＋、Ｑａ）上でのキヤ、ツユ装置ＤＣＣとのやりとり
で認識される。その詳細は障害の種類により異なるが、
例えばキヤ、ンユ装置自体でｒ１１１４１′ｉできる場
合は、エラーか発生ずるとキャノノユ装置力＼自己のレ
ジスタにエラー（言号をセ・ノドし、それによりＤＫＣ
がＤＣＣに対してエラー情報送出を指示してエラー内容
を取り込Ｌｏキャッシュが無応答になった場合はどの時
点で無応答になった力）によりコニラーであることをｌ
） Ｋ Ｃ力く判断する。このようにエラー情報や無応
答のレベルをＤＫＣが認識し、エラーは共通９ｉ分か片
側かを判断し、信号線ρ２．ρ３のレベルにより両系あ
るいは片系切離を行なう。なお切＆１１シはエラ一時に
限らず、キャッシュを使用しない系があればその系は切
り離した方が信頼性が向上する。
発明のすＪ果
以」二説明したように本発明によれば簡単な手段で各種
障害に適切に対処でき、キャッシュ装置の有効性を向上
させることができる。
障害に適切に対処でき、キャッシュ装置の有効性を向上
させることができる。
第１図は本発明の実施例を示すブロック図、第２図はデ
ータ線とキャッシュ装置との接続状感を示す説明図、第
３図はキャッシュ装置のや＼０゛ｒ細なブロック図であ
る。 図面でＬＡ、ＩＢは入出力制御装置、２はキャッシュメ
モリ装置、３は入出力装置、７！２，１！（は制御線、
ρ１．β４はデータ線である。 出 願 人 富 士 通 株式会社 代理人弁理士 青 柳 稔 第１図 第２図 （ａ） 第３図
ータ線とキャッシュ装置との接続状感を示す説明図、第
３図はキャッシュ装置のや＼０゛ｒ細なブロック図であ
る。 図面でＬＡ、ＩＢは入出力制御装置、２はキャッシュメ
モリ装置、３は入出力装置、７！２，１！（は制御線、
ρ１．β４はデータ線である。 出 願 人 富 士 通 株式会社 代理人弁理士 青 柳 稔 第１図 第２図 （ａ） 第３図
Claims (1)
- 入出力制御装置と入出力装置との間に接続され、複数の
人出力制御装置で共用されるキャッシュメモリ装置の制
御方式において、該複数の入出力制御装置の各々とキャ
ッシュメモリ装置の間にそれぞれ複数本の制御線を設ｋ
Ｊ、入出力制御装置により与えられる該制御線の′１”
、“０°゛レヘルの組合せによりキャッシュメモリ装置
が障害であることを知らされた該キャソンユメモリ装置
は前記複数の入出力制御装置と入出力装置を結ぶデータ
綿から自らを切離し、また前記“１”、“０“レベルの
組合−Ｕで入出力制御装置が界雷であることを知らされ
たときキャッシュメモリ装置は当該入出力制御装置と入
出力装置を結ぶデータ線から自らを切ＡＩｌ Ｌするこ
とを特徴としたキヤ、ンユメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57165434A JPS5955558A (ja) | 1982-09-22 | 1982-09-22 | キヤツシユメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57165434A JPS5955558A (ja) | 1982-09-22 | 1982-09-22 | キヤツシユメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955558A true JPS5955558A (ja) | 1984-03-30 |
| JPH0122933B2 JPH0122933B2 (ja) | 1989-04-28 |
Family
ID=15812349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57165434A Granted JPS5955558A (ja) | 1982-09-22 | 1982-09-22 | キヤツシユメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290313A (ja) * | 1988-09-28 | 1990-03-29 | Hitachi Ltd | ディスク制御装置におけるディスクアクセス制御方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5198926A (ja) * | 1975-02-26 | 1976-08-31 | ||
| JPS538030A (en) * | 1976-06-17 | 1978-01-25 | Fujitsu Ltd | Fault processing method |
| JPS5390839A (en) * | 1977-01-21 | 1978-08-10 | Hitachi Ltd | Information processing system |
| JPS5538674A (en) * | 1978-09-13 | 1980-03-18 | Hitachi Ltd | Logout system of memory controller |
| JPS55140952A (en) * | 1979-04-20 | 1980-11-04 | Hitachi Ltd | Fault processing system |
-
1982
- 1982-09-22 JP JP57165434A patent/JPS5955558A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5198926A (ja) * | 1975-02-26 | 1976-08-31 | ||
| JPS538030A (en) * | 1976-06-17 | 1978-01-25 | Fujitsu Ltd | Fault processing method |
| JPS5390839A (en) * | 1977-01-21 | 1978-08-10 | Hitachi Ltd | Information processing system |
| JPS5538674A (en) * | 1978-09-13 | 1980-03-18 | Hitachi Ltd | Logout system of memory controller |
| JPS55140952A (en) * | 1979-04-20 | 1980-11-04 | Hitachi Ltd | Fault processing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290313A (ja) * | 1988-09-28 | 1990-03-29 | Hitachi Ltd | ディスク制御装置におけるディスクアクセス制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0122933B2 (ja) | 1989-04-28 |
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