JPH0122933B2 - - Google Patents
Info
- Publication number
- JPH0122933B2 JPH0122933B2 JP57165434A JP16543482A JPH0122933B2 JP H0122933 B2 JPH0122933 B2 JP H0122933B2 JP 57165434 A JP57165434 A JP 57165434A JP 16543482 A JP16543482 A JP 16543482A JP H0122933 B2 JPH0122933 B2 JP H0122933B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- cache memory
- output control
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 3
- 230000002159 abnormal effect Effects 0.000 claims description 2
- 208000009356 dyskeratosis congenita Diseases 0.000 description 14
- 238000010586 diagram Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 3
- 230000002146 bilateral effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、入出力制御装置と入出力装置との間
に設けられ転送データを貯蔵するキヤツシユメモ
リ特にデイスクキヤツシユの制御方式に関する。
に設けられ転送データを貯蔵するキヤツシユメモ
リ特にデイスクキヤツシユの制御方式に関する。
技術の背景
デイスクキヤツシユメモリは磁気デイスク装置
と磁気デイスク制御装置との間に設けられ、高速
アクセスが可能な半導体メモリなどで構成されて
いてデイスクから読出したデータのある種のもの
を格納され、再び同じデータが要求されたときは
該格納データを送出してデイスクアクセスを不要
とし、アクセスタイムを低減する。
と磁気デイスク制御装置との間に設けられ、高速
アクセスが可能な半導体メモリなどで構成されて
いてデイスクから読出したデータのある種のもの
を格納され、再び同じデータが要求されたときは
該格納データを送出してデイスクアクセスを不要
とし、アクセスタイムを低減する。
磁気デイスク装置DKUは多数設けられ、磁気
デイスク制御装置DKCも複数個設けられ、これ
らに対して１つ又は少数のキヤツシユメモリ
DCCが設けられることがある。この場合は複数
のDKCが１つのDCCを共用することになる。
デイスク制御装置DKCも複数個設けられ、これ
らに対して１つ又は少数のキヤツシユメモリ
DCCが設けられることがある。この場合は複数
のDKCが１つのDCCを共用することになる。
従来技術と問題点
ところで磁気デイスク制御装置、デイスクキヤ
ツシユメモリなども障害を起すことが考えられる
が、従来システムでは有効な対策が立てられてい
ない。特にキヤツシユメモリDCCを複数の磁気
デイスク制御装置DKCが共用する場合、障害の
組合せにはDCCのみ障害、一方または他方の
DKCが障害、またDCC障害は一方または他方の
DKCが検出したなどあり、各ケースに適当な切
換制御を行なう必要がある。
ツシユメモリなども障害を起すことが考えられる
が、従来システムでは有効な対策が立てられてい
ない。特にキヤツシユメモリDCCを複数の磁気
デイスク制御装置DKCが共用する場合、障害の
組合せにはDCCのみ障害、一方または他方の
DKCが障害、またDCC障害は一方または他方の
DKCが検出したなどあり、各ケースに適当な切
換制御を行なう必要がある。
発明の目的
本発明はかゝる点に鑑みてなされたもので、簡
単な手段で各種障害に適切に対処できる制御方式
を提供しようとするものである。
単な手段で各種障害に適切に対処できる制御方式
を提供しようとするものである。
発明の構成
本発明は複数の入出力制御装置１Ａ，１Ｂと、
該複数の入出力制御装置にそれぞれ独立したデー
タ線l1，l4により共通に接続される入出力装置３
と、前記複数の入出力制御装置と入出力装置との
間に接続され、両系共通部２ａと片系のみ属する
独立部２ｂ，２ｃを備えて、前記複数の入出力制
御装置１Ａ，１Ｂで共用されるキヤツシユメモリ
装置２とを備えたシステムにおけるキヤツシユメ
モリ制御方式であつて、複数の入出力制御装置の
各々とキヤツシユメモリ装置の間にそれぞれ複数
本よりなる制御線l2，l3を設け、さらに、キヤツ
シユメモリ装置に該制御線に接続されたレジスタ
及びエンコード回路２ａを設け前記入出力制御装
置により与えられる該制御線の“１”、“０”レベ
ルの組合せにより、キヤツシユメモリ装置の両系
共通部２ａが障害であることを知らされたとき前
記エンコード回路は、前記複数の入出力制御装置
との入出力装置を結ぶデータ線l1，l4からキヤツ
シユメモリ装置を切り離し、また、前記入出力制
御装置により与えられる該制御線の“１”、“０”
レベルの組合せにより、当該入出力制御装置１Ａ
または１Ｂまたはキヤツシユメモリ装置の該入出
力制御装置に属する独立部２ｂまたは２ｃが異常
であることを知らされた時前記エンコード回路
は、当該入出力制御装置１Ａまたは１Ｂと入出力
装置が結ぶデータ線l1またはl4からキヤツシユメ
モリ装置を切り離すことを特徴とするが、次に図
面を参照しながらこれを説明する。
該複数の入出力制御装置にそれぞれ独立したデー
タ線l1，l4により共通に接続される入出力装置３
と、前記複数の入出力制御装置と入出力装置との
間に接続され、両系共通部２ａと片系のみ属する
独立部２ｂ，２ｃを備えて、前記複数の入出力制
御装置１Ａ，１Ｂで共用されるキヤツシユメモリ
装置２とを備えたシステムにおけるキヤツシユメ
モリ制御方式であつて、複数の入出力制御装置の
各々とキヤツシユメモリ装置の間にそれぞれ複数
本よりなる制御線l2，l3を設け、さらに、キヤツ
シユメモリ装置に該制御線に接続されたレジスタ
及びエンコード回路２ａを設け前記入出力制御装
置により与えられる該制御線の“１”、“０”レベ
ルの組合せにより、キヤツシユメモリ装置の両系
共通部２ａが障害であることを知らされたとき前
記エンコード回路は、前記複数の入出力制御装置
との入出力装置を結ぶデータ線l1，l4からキヤツ
シユメモリ装置を切り離し、また、前記入出力制
御装置により与えられる該制御線の“１”、“０”
レベルの組合せにより、当該入出力制御装置１Ａ
または１Ｂまたはキヤツシユメモリ装置の該入出
力制御装置に属する独立部２ｂまたは２ｃが異常
であることを知らされた時前記エンコード回路
は、当該入出力制御装置１Ａまたは１Ｂと入出力
装置が結ぶデータ線l1またはl4からキヤツシユメ
モリ装置を切り離すことを特徴とするが、次に図
面を参照しながらこれを説明する。
発明の実施例
第１図で１Ａ，１Ｂは入出力制御装置、２はキ
ヤツシユ装置で２ａは共通部、２ｂ，２ｃは独立
部である。３は入出力装置で、本例では１Ａ，１
Ｂが前述のDKC、２がDCC、３がDKUである。
DKC、DKU共に複数個あるのが普通であるが、
図ではDKCを２つ、DKUを１つのみ示す。l1，
l4は制御装置１Ａ，１Ｂとキヤツシユ装置２、入
出力装置３を結ぶデータ線で、既存のものであ
る。l2，l3は本発明により付加した制御線で、装
置１Ａと２、１Ｂと２間に各２本ずつもうけら
れ、その“１”、“０”レベルは入出力制御装置に
より与えられる。この各２本の制御線の“１”、
“０”レベルで本発明では次の制御を行なう。
ヤツシユ装置で２ａは共通部、２ｂ，２ｃは独立
部である。３は入出力装置で、本例では１Ａ，１
Ｂが前述のDKC、２がDCC、３がDKUである。
DKC、DKU共に複数個あるのが普通であるが、
図ではDKCを２つ、DKUを１つのみ示す。l1，
l4は制御装置１Ａ，１Ｂとキヤツシユ装置２、入
出力装置３を結ぶデータ線で、既存のものであ
る。l2，l3は本発明により付加した制御線で、装
置１Ａと２、１Ｂと２間に各２本ずつもうけら
れ、その“１”、“０”レベルは入出力制御装置に
より与えられる。この各２本の制御線の“１”、
“０”レベルで本発明では次の制御を行なう。
線l2のレベルが０、０のときは入出力制御装置
１Ａ及びキヤツシユ装置２が共に動作可能で、前
述のキヤツシユ付きデイスクシステムの動作を行
なうことができる。線l2のレベルが１、１のとき
は入出力制御装置１Ａが電源オフまたはキヤツシ
ユ装置２の片系部分に異常があると入出制御装置
１Ａが判断したことを示し、これを検知するとキ
ヤツシユ装置２は入出力制御装置１Ａ側を切離し
て動作する。具体的には、キヤツシユ装置２のデ
ータ取込み側は第２図ａに示すようにデータ線
l1，l4に対して単にワイヤードオアされているの
でこの部分には何ら変更はないが、キヤツシユ装
置２のデータ出力側は第２図ｂに示すようにバツ
フアBUFを介してデータ線に接続されているの
でこのバツフアを不動作にする。
１Ａ及びキヤツシユ装置２が共に動作可能で、前
述のキヤツシユ付きデイスクシステムの動作を行
なうことができる。線l2のレベルが１、１のとき
は入出力制御装置１Ａが電源オフまたはキヤツシ
ユ装置２の片系部分に異常があると入出制御装置
１Ａが判断したことを示し、これを検知するとキ
ヤツシユ装置２は入出力制御装置１Ａ側を切離し
て動作する。具体的には、キヤツシユ装置２のデ
ータ取込み側は第２図ａに示すようにデータ線
l1，l4に対して単にワイヤードオアされているの
でこの部分には何ら変更はないが、キヤツシユ装
置２のデータ出力側は第２図ｂに示すようにバツ
フアBUFを介してデータ線に接続されているの
でこのバツフアを不動作にする。
線l2のレベルが１、０または０、１のときはキ
ヤツシユ装置２の両系の共通部分に異常が起きた
と制御装置１Ａが判断したことを示し、これを検
知したキヤツシユ装置は動作を停止してデータ線
l1，l4の両方から自らを切り離し、装置１Ａ，１
Ｂと３間でのみデータ伝達が行なわれるようにす
る。切り離す態様は上記と同じでデータ線l1，l4
に接続するバツフアBUFを不動作にする。なお
切り離しに当つてデータ取込み側は接続された
まゝでも格別支障はない。これに対してデータ送
出側は接続を遮断しておかないとノイズを送出し
たりシステムに有害な影響を与える。
ヤツシユ装置２の両系の共通部分に異常が起きた
と制御装置１Ａが判断したことを示し、これを検
知したキヤツシユ装置は動作を停止してデータ線
l1，l4の両方から自らを切り離し、装置１Ａ，１
Ｂと３間でのみデータ伝達が行なわれるようにす
る。切り離す態様は上記と同じでデータ線l1，l4
に接続するバツフアBUFを不動作にする。なお
切り離しに当つてデータ取込み側は接続された
まゝでも格別支障はない。これに対してデータ送
出側は接続を遮断しておかないとノイズを送出し
たりシステムに有害な影響を与える。
線l3のレベルが（０、０）、（１、１）、（０、
１）または（１、０）に変る場合も同様で、上記
とは１Ａが１Ｂに切換わる点が異なるだけであ
る。
１）または（１、０）に変る場合も同様で、上記
とは１Ａが１Ｂに切換わる点が異なるだけであ
る。
第３図はキヤツシユ装置２をやゝ詳細に示す図
である。２ａはレジスタ及びエンコード回路で、
デイスク制御装置DKCから線l2，l3を通して送ら
れるキヤツシユ制御信号（前述の１、０レベル）
を取込み、トライステートバツフアBUFを前述
のように動作、不動作にする。かゝる制御を受け
るバツフアBUFはDCCの出力回路に設けられ、
入力回路には設けられない。なお第３図のＰ０は
ポート０、Ｐ１はポート１を示す。デイスクキヤ
ツシユ装置DCCは上位装置（CPU、チヤネルな
ど）からは認識されないものであり、DCCに異
常が生じたときは速やかに、DKC―DKUに影響
を与えず、切り離されるのがよい。バツフア
BUFはこの目的のものである。キヤツシユ装置
を２系で共用する場合、キヤツシユ装置の障害に
は両系に共通の部分の障害と、片系のみに属する
部分の障害があり、これらに応じて両系からの切
断、片系からの切断を行なえるようにするとよ
い。
である。２ａはレジスタ及びエンコード回路で、
デイスク制御装置DKCから線l2，l3を通して送ら
れるキヤツシユ制御信号（前述の１、０レベル）
を取込み、トライステートバツフアBUFを前述
のように動作、不動作にする。かゝる制御を受け
るバツフアBUFはDCCの出力回路に設けられ、
入力回路には設けられない。なお第３図のＰ０は
ポート０、Ｐ１はポート１を示す。デイスクキヤ
ツシユ装置DCCは上位装置（CPU、チヤネルな
ど）からは認識されないものであり、DCCに異
常が生じたときは速やかに、DKC―DKUに影響
を与えず、切り離されるのがよい。バツフア
BUFはこの目的のものである。キヤツシユ装置
を２系で共用する場合、キヤツシユ装置の障害に
は両系に共通の部分の障害と、片系のみに属する
部分の障害があり、これらに応じて両系からの切
断、片系からの切断を行なえるようにするとよ
い。
キヤツシユ制御装置DKCのキヤツシユ装置
DCCに対する切り離しは、DKC―DKUインタフ
エースl1，l4上でのキヤツシユ装置DCCとのやり
とりで認識される。その詳細は障害の種類により
異なるが、例えばキヤツシユ装置自体で判断でき
る場合は、エラーが発生するとキヤツシユ装置が
自己のレジスタにエラー信号をセツトし、それに
よりDKCがDCCに対してエラー情報送出を指示
してエラー内容を取り込む。キヤツシユが無応答
になつた場合はどの時点で無応答になつたかによ
りエラーであることをDKCが判断する。このよ
うにエラー情報や無応答のレベルをDKCが認識
し、エラーは共通部分か片側かを判断し、信号線
l2，l3のレベルにより両系あるいは片系切離を行
なう。なお切離しはエラー時に限らず、キヤツシ
ユを使用しない系があればその系は切り離した方
が信頼性が向上する。
DCCに対する切り離しは、DKC―DKUインタフ
エースl1，l4上でのキヤツシユ装置DCCとのやり
とりで認識される。その詳細は障害の種類により
異なるが、例えばキヤツシユ装置自体で判断でき
る場合は、エラーが発生するとキヤツシユ装置が
自己のレジスタにエラー信号をセツトし、それに
よりDKCがDCCに対してエラー情報送出を指示
してエラー内容を取り込む。キヤツシユが無応答
になつた場合はどの時点で無応答になつたかによ
りエラーであることをDKCが判断する。このよ
うにエラー情報や無応答のレベルをDKCが認識
し、エラーは共通部分か片側かを判断し、信号線
l2，l3のレベルにより両系あるいは片系切離を行
なう。なお切離しはエラー時に限らず、キヤツシ
ユを使用しない系があればその系は切り離した方
が信頼性が向上する。
発明の効果
以上説明したように本発明によれば簡単な手段
で各種障害に適切に対処でき、キヤツシユ装置の
有効性を向上させることができる。
で各種障害に適切に対処でき、キヤツシユ装置の
有効性を向上させることができる。
第１図は本発明の実施例を示すブロツク図、第
２図はデータ線とキヤツシユ装置との接続状態を
示す説明図、第３図はキヤツシユ装置のやゝ詳細
なブロツク図である。 図面で１Ａ，１Ｂは入出力制御装置、２はキヤ
ツシユメモリ装置、３は入出力装置、l2，l3は制
御線、l1，l4はデータ線である。
２図はデータ線とキヤツシユ装置との接続状態を
示す説明図、第３図はキヤツシユ装置のやゝ詳細
なブロツク図である。 図面で１Ａ，１Ｂは入出力制御装置、２はキヤ
ツシユメモリ装置、３は入出力装置、l2，l3は制
御線、l1，l4はデータ線である。
Claims (1)
- 【特許請求の範囲】 １ 複数の入出力制御装置１Ａ，１Ｂと、 該複数の入出力制御装置にそれぞれ独立したデ
ータ線l1，l4により共通に接続される入出力装置
３と、 前記複数の入出力制御装置と入出力装置との間
に接続され、両系共通部２ａと片系のみ属する独
立部２ｂ，２ｃを備えて、前記複数の入出力制御
装置１Ａ，１Ｂで共用されるキヤツシユメモリ装
置２と を備えたシステムにおけるキヤツシユメモリ制御
方式であつて、 複数の入出力制御装置の各々とキヤツシユメモ
リ装置の間にそれぞれ複数本よりなる制御線l2，
l3を設け、 さらに、キヤツシユメモリ装置に該制御線に接
続されたレジスタ及びエンコード回路２ａを設
け、 前記入出力制御装置により与えられる該制御線
の“１”、“０”レベルの組合せにより、キヤツシ
ユメモリ装置の両系共通部２ａが障害であること
を知らされたとき前記エンコード回路は、前記複
数の入出力制御装置との入出力装置を結ぶデータ
線l1，l4からキヤツシユメモリ装置を切り離し、 また、前記入出力制御装置により与えられる該
制御線の“１”、“０”レベルの組合せにより、当
該入出力制御装置１Ａまたは１Ｂまたはキヤツシ
ユメモリ装置の該入出力制御装置に属する独立部
２ｂまたは２ｃが異常であることを知らされた時
前記エンコード回路は、当該入出力制御装置１Ａ
または１Ｂと入出力装置を結ぶデータ線l1または
l4からキヤツシユメモリ装置を切り離す ことを特徴とするキヤツシユメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57165434A JPS5955558A (ja) | 1982-09-22 | 1982-09-22 | キヤツシユメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57165434A JPS5955558A (ja) | 1982-09-22 | 1982-09-22 | キヤツシユメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955558A JPS5955558A (ja) | 1984-03-30 |
| JPH0122933B2 true JPH0122933B2 (ja) | 1989-04-28 |
Family
ID=15812349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57165434A Granted JPS5955558A (ja) | 1982-09-22 | 1982-09-22 | キヤツシユメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955558A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2776841B2 (ja) * | 1988-09-28 | 1998-07-16 | 株式会社日立製作所 | ディスク制御装置におけるディスクアクセス制御方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5198926A (ja) * | 1975-02-26 | 1976-08-31 | ||
| JPS538030A (en) * | 1976-06-17 | 1978-01-25 | Fujitsu Ltd | Fault processing method |
| JPS5390839A (en) * | 1977-01-21 | 1978-08-10 | Hitachi Ltd | Information processing system |
| JPS5538674A (en) * | 1978-09-13 | 1980-03-18 | Hitachi Ltd | Logout system of memory controller |
| JPS55140952A (en) * | 1979-04-20 | 1980-11-04 | Hitachi Ltd | Fault processing system |
-
1982
- 1982-09-22 JP JP57165434A patent/JPS5955558A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5198926A (ja) * | 1975-02-26 | 1976-08-31 | ||
| JPS538030A (en) * | 1976-06-17 | 1978-01-25 | Fujitsu Ltd | Fault processing method |
| JPS5390839A (en) * | 1977-01-21 | 1978-08-10 | Hitachi Ltd | Information processing system |
| JPS5538674A (en) * | 1978-09-13 | 1980-03-18 | Hitachi Ltd | Logout system of memory controller |
| JPS55140952A (en) * | 1979-04-20 | 1980-11-04 | Hitachi Ltd | Fault processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5955558A (ja) | 1984-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6038618A (en) | Bypass circuit for bypassing host computer which are connected to plurality of devices via two individual ports upon detecting lack of communication at both ports | |
| US6633935B1 (en) | Automatic bus termination readjustment | |
| US6532547B1 (en) | Redundant peripheral device subsystem | |
| JPH0122933B2 (ja) | ||
| JP2506335B2 (ja) | 共通バス構造を持つデ−タ処理装置 | |
| JPH02116234A (ja) | 障害対応通信信号再生装置とその方法 | |
| JP2888025B2 (ja) | 耐故障コンピュータシステム | |
| JP2861595B2 (ja) | 冗長化ｃｐｕユニットの切り替え制御装置 | |
| JPH10320129A (ja) | ディスクアレイ装置 | |
| KR970004892B1 (ko) | 통신 버스를 이중화하는 장치 | |
| JP2946541B2 (ja) | 二重化制御システム | |
| JP3107104B2 (ja) | 待機冗長方式 | |
| JPS6243220B2 (ja) | ||
| KR0176085B1 (ko) | 병렬처리 컴퓨터 시스템에서의 프로세서 노드 및 노드연결망의 에러 검출방법 | |
| KR960014697B1 (ko) | 이중화 프로세서 보드의 이중화 제어방법 및 그 장치 | |
| KR930000732B1 (ko) | 신호중계 시스템의 레벨 2 프로토콜 처리 장치 | |
| JP2743893B2 (ja) | ドライバー回路故障判別方法、故障箇所報告方法及び周辺装置 | |
| JP2693752B2 (ja) | データ伝送方式 | |
| JP2990908B2 (ja) | 切替要求の割り込み処理を有する切替制御装置 | |
| KR20010039096A (ko) | 전자교환기의 통신포트 이중화 제어장치 | |
| JPS617901A (ja) | デイジタル制御装置 | |
| JPH05165798A (ja) | ２系列システムの系管理方式 | |
| JPH05336131A (ja) | データ伝送システム | |
| JPH04111541A (ja) | 切替監視回路 | |
| JPS61134846A (ja) | 電子計算機システム |