JPS5955029A - パタ−ン幅測長方法 - Google Patents
パタ−ン幅測長方法Info
- Publication number
- JPS5955029A JPS5955029A JP16485882A JP16485882A JPS5955029A JP S5955029 A JPS5955029 A JP S5955029A JP 16485882 A JP16485882 A JP 16485882A JP 16485882 A JP16485882 A JP 16485882A JP S5955029 A JPS5955029 A JP S5955029A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- patterns
- width
- widths
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Length Measuring Devices With Unspecified Measuring Means (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体チップ上に形成されたパターン＠全測定
する方法に関するものである。
する方法に関するものである。
（２）技術の背景
ＬＳＩの高密度、高集積化の傾向はリソグラフィ技術の
発展と共に増大している。すなわち、リソグラフィ技術
はパターン寸法の微細化を可能にレバターンを高精度に
形成することを可能にじた。
発展と共に増大している。すなわち、リソグラフィ技術
はパターン寸法の微細化を可能にレバターンを高精度に
形成することを可能にじた。
しかしながらバタ−レ幅を側御する方ｉはバり」ン寸法
別微細（ｅされるに伴なって正確さ、能筆が要求されて
へど。
別微細（ｅされるに伴なって正確さ、能筆が要求されて
へど。
（３）従来技術と１問題点
第１図はＭＯＳデバイスの要部概略断面図を示し、第２
歯は！１図の蔀益概略平面図を示した１めである。
歯は！１図の蔀益概略平面図を示した１めである。
第１図にお圓て、シリ」ゾ基板１内にソース領域２′ド
レイシ領域３が瘤成されており、シリコレ基板１上に二
酸化シリコン膜４、アルミニウムゲート電極５、及びア
ルミニウム配置＊６が形成されてい暮０アルミニウムゲ
ート電極５及びソース又はドレイジ領域２−３の幅は第
２−においそ、それぞれＬＡ、及びＷＡで示されてい衣
。これらＬＡ、ＷＡ等の値はデバイスを作った時に、ｖ
ｔｈ、β等の電気的特性を得る上で非常に重要な値であ
る。
レイシ領域３が瘤成されており、シリコレ基板１上に二
酸化シリコン膜４、アルミニウムゲート電極５、及びア
ルミニウム配置＊６が形成されてい暮０アルミニウムゲ
ート電極５及びソース又はドレイジ領域２−３の幅は第
２−においそ、それぞれＬＡ、及びＷＡで示されてい衣
。これらＬＡ、ＷＡ等の値はデバイスを作った時に、ｖ
ｔｈ、β等の電気的特性を得る上で非常に重要な値であ
る。
通常、第２図に禄すようしパターンは第３図巾に１′で
示す半導体＋ツブ上に無数に形成される。尚５′はコン
タクトホールを示す。従来、このように形成されたパタ
ーンの幅の測定方法は１つの半導体チッグに形成された
パターンのうち、最も小さな幅のＬＡ及びＷＡ等レリー
ノを有するものを選択的に１回測定する９と腎よ−て目
！値と比較し、他のパターンのＬＡ、ＷＡの寸法精度を
確認していた。しかしながら、とのような方法では、測
定のための最小幅のＬＡ及びＷＡを有するパターンを捜
すのに時間がかゝす、非常に能率及び作業性も悪いもの
であった。
示す半導体＋ツブ上に無数に形成される。尚５′はコン
タクトホールを示す。従来、このように形成されたパタ
ーンの幅の測定方法は１つの半導体チッグに形成された
パターンのうち、最も小さな幅のＬＡ及びＷＡ等レリー
ノを有するものを選択的に１回測定する９と腎よ−て目
！値と比較し、他のパターンのＬＡ、ＷＡの寸法精度を
確認していた。しかしながら、とのような方法では、測
定のための最小幅のＬＡ及びＷＡを有するパターンを捜
すのに時間がかゝす、非常に能率及び作業性も悪いもの
であった。
（４）発明の目的
以上の欠点を鑑み、本発明の目的は半導体チップ上のパ
ターン−の測定を−率的に行なうパターン幅副長方法全
提供することである。
ターン−の測定を−率的に行なうパターン幅副長方法全
提供することである。
（５）声明の構成
本発明の目的は半導体チップ上に形成されたパターンの
幅を測定する方法において測定しようとする前記パター
ンの幅と同一の幅を有する副長パターンを前記半導体チ
ップ上の一定の箇所に形成し、前記測長パターンの前記
パターン幅と同一の幅の長さを測定することによって前
記パターンの幅を知るようにしたことを特徴とするパタ
ーン幅測長方法によって達成される。
幅を測定する方法において測定しようとする前記パター
ンの幅と同一の幅を有する副長パターンを前記半導体チ
ップ上の一定の箇所に形成し、前記測長パターンの前記
パターン幅と同一の幅の長さを測定することによって前
記パターンの幅を知るようにしたことを特徴とするパタ
ーン幅測長方法によって達成される。
（６）発明の実施例
以下、本発明を実施例によって説明する。
第３図は本発明に係る測長パターン全半導体チップ上に
形成せしめた概略図である。第３図において測長パター
ン７及び８は、それぞれ半導体チップ１上に形成されて
いる無数のパターン（図示せず）のうち、例えば最小の
ゲート醒極幅ＬＡ、及びソー〜又はドレイン（トラレジ
スタ）の幅ＷＡと同一の幅であるＬＡ及びＷＡ声有して
いる。
形成せしめた概略図である。第３図において測長パター
ン７及び８は、それぞれ半導体チップ１上に形成されて
いる無数のパターン（図示せず）のうち、例えば最小の
ゲート醒極幅ＬＡ、及びソー〜又はドレイン（トラレジ
スタ）の幅ＷＡと同一の幅であるＬＡ及びＷＡ声有して
いる。
この場合、測長パタでくの位置は濱定者に容易に見出せ
るように一定の個所に形成すべきであり、例えば第３図
に示すようにスクライプライン９、お９′の交点１０に
近い半導体チップ１の左隅というように決めるのが好ま
しい。更に、測長パターン位置全明示するために例えば
、第４図中１１で示すように〔〕の形状のパターンを該
測長パターン７．８′を囲むように形成してもよい。尚
この測長パターン７．８（又は７．８’）はそれぞれＬ
Ａを有するパターン及びＷＡを有するパターンを形成す
る時に同一に形成するのが好ましい。このキうに測定し
ようとするパターン幅と同一の測長パターンが一定の箇
所に形成せしめられて諭るので、測長パターンの幅を測
定すれば測定しようとするパターン＠を能率的に且つ正
確に測角することが可能でデバイスとして目標の電気的
特性が得られるか否かがわかる。尚、第３図及び第４図
に測長パターンをＬ字形≦形成しているがＬＡ、ＷＡの
幅を有する長方形、正方形等でも勿論よ−。更に各、ナ
導体チ嗜プ１′上に測長パターンを形成してもパターン
幅測長工種前に測長パターンが切断される場合を考慮し
たり又該チップ１′上に測長パターン形成の余裕がない
場合には、スクライプライン内のＡ（第３図）に測長パ
ターンを形成するのが好ましい。
るように一定の個所に形成すべきであり、例えば第３図
に示すようにスクライプライン９、お９′の交点１０に
近い半導体チップ１の左隅というように決めるのが好ま
しい。更に、測長パターン位置全明示するために例えば
、第４図中１１で示すように〔〕の形状のパターンを該
測長パターン７．８′を囲むように形成してもよい。尚
この測長パターン７．８（又は７．８’）はそれぞれＬ
Ａを有するパターン及びＷＡを有するパターンを形成す
る時に同一に形成するのが好ましい。このキうに測定し
ようとするパターン幅と同一の測長パターンが一定の箇
所に形成せしめられて諭るので、測長パターンの幅を測
定すれば測定しようとするパターン＠を能率的に且つ正
確に測角することが可能でデバイスとして目標の電気的
特性が得られるか否かがわかる。尚、第３図及び第４図
に測長パターンをＬ字形≦形成しているがＬＡ、ＷＡの
幅を有する長方形、正方形等でも勿論よ−。更に各、ナ
導体チ嗜プ１′上に測長パターンを形成してもパターン
幅測長工種前に測長パターンが切断される場合を考慮し
たり又該チップ１′上に測長パターン形成の余裕がない
場合には、スクライプライン内のＡ（第３図）に測長パ
ターンを形成するのが好ましい。
（７）発明の効果
以上の説明から本発明（係る方法によれば半導体チップ
上のパターン幅の測定を能率的に行なうことが可能であ
る。
上のパターン幅の測定を能率的に行なうことが可能であ
る。
第１図はＭＯＳデバイスの要部概略断面図でらり、第２
図は第１図の部分概略、平面図であり、第３図は本発明
に係る半導体チップ上に測長パターンを形成せしめた概
略図であり、第４図は測長パターンを明示するための一
つの実施例を示す概略図である。 １・・・・・・シリジン基板、１′・・・・・・半導体
チップ、２・・・・・・ソース領域、３・・・・・・ド
レイン領域、４・・・・・・二酸化シリコン膜、５・・
・・・・アルミニ・ラムゲート電極、５・・・・・・コ
ンタクトホール、６−・・・・・アルミニウム配線層、
７・・・・・・幅ＬＡを有する測長パターン、８・・・
・・・幅ＷＡを有する測長パターン、９．９’・・・・
・・スクライビングライン、１０・・・・・・スクライ
ビングライン９．９′の交点、１１・・・・・・測長パ
ターン７′。 ８′−明示するための〔〕字形パターン。
図は第１図の部分概略、平面図であり、第３図は本発明
に係る半導体チップ上に測長パターンを形成せしめた概
略図であり、第４図は測長パターンを明示するための一
つの実施例を示す概略図である。 １・・・・・・シリジン基板、１′・・・・・・半導体
チップ、２・・・・・・ソース領域、３・・・・・・ド
レイン領域、４・・・・・・二酸化シリコン膜、５・・
・・・・アルミニ・ラムゲート電極、５・・・・・・コ
ンタクトホール、６−・・・・・アルミニウム配線層、
７・・・・・・幅ＬＡを有する測長パターン、８・・・
・・・幅ＷＡを有する測長パターン、９．９’・・・・
・・スクライビングライン、１０・・・・・・スクライ
ビングライン９．９′の交点、１１・・・・・・測長パ
ターン７′。 ８′−明示するための〔〕字形パターン。
Claims (1)
- 【特許請求の範囲】 １、半導体チップ上に形成ざ１れたパターンの幅を測定
する方法において０ 測定しようとする前記パターンの幅と同一の幅を有する
測長パターンを前記半導体チップ上の一定の箇所に形成
し、前記測長パターンの前記バタ」ン幅と同一の幅の長
さを測定する−ことによって前記ノくターンの幅を知る
ようにルたことを特徴とず：るパターン幅測長方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16485882A JPS5955029A (ja) | 1982-09-24 | 1982-09-24 | パタ−ン幅測長方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16485882A JPS5955029A (ja) | 1982-09-24 | 1982-09-24 | パタ−ン幅測長方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5955029A true JPS5955029A (ja) | 1984-03-29 |
Family
ID=15801249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16485882A Pending JPS5955029A (ja) | 1982-09-24 | 1982-09-24 | パタ−ン幅測長方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955029A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62206845A (ja) * | 1986-03-06 | 1987-09-11 | Nec Corp | 半導体装置の製造方法 |
| JPS63250119A (ja) * | 1987-04-07 | 1988-10-18 | Seiko Epson Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760206A (en) * | 1980-09-30 | 1982-04-12 | Fujitsu Ltd | Measuring method for length |
| JPS57132008A (en) * | 1981-02-09 | 1982-08-16 | Hitachi Ltd | Measuring method for pattern size |
-
1982
- 1982-09-24 JP JP16485882A patent/JPS5955029A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760206A (en) * | 1980-09-30 | 1982-04-12 | Fujitsu Ltd | Measuring method for length |
| JPS57132008A (en) * | 1981-02-09 | 1982-08-16 | Hitachi Ltd | Measuring method for pattern size |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62206845A (ja) * | 1986-03-06 | 1987-09-11 | Nec Corp | 半導体装置の製造方法 |
| JPS63250119A (ja) * | 1987-04-07 | 1988-10-18 | Seiko Epson Corp | 半導体装置 |
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