JPS594946B2 - インバ−タ制御装置 - Google Patents

Description

【発明の詳細な説明】 この発明はインバータ制御装置に関し、特にた０、とえ
ば直流電力を交流電力に変換するインバータ装置におい
て第１および第２の単位インバータの出力端子間の電位
差を出力として利用するインバータの制御装置に関する
。

直流電力を交流電力に変換する装置として、一５ 般に
、トランジスタ、サイリスタ等の半導体スイッチを使用
したインバータ装置がある。

第１図はこの発明の背景となる３相ブリッジインバータ
の基本回路を示す。

第１図において、Ｘ、Ｘ、Ｙ、Ｙ、Ｚ、Ｚ、Ｕ、Ｕ、Ｖ
、Ｖ、Ｗ、Ｗでク それぞれ半導体スイッチを模型化し
て示す。第２図はこの回路のうち半導体スイッチＸ、Ｘ
、Ｕ、Ｕの動作を説明したものである。信号ｘ’、ｘ’
、ｕ’、ｕ’がそれぞれ存在するときには、それに対応
するスイッチＸ、Ｘ、Ｕ、Ｕは「オン」状態にあり、５
信号が零のときは、スイッチは「オフ」となる。信号
ｘ’とｘ’あるいはｙ’とｙ’等は、それぞれ相補の関
係にあり、同時に存在することはない。したがブｑ−つ
て、ブリツジインバータのスイツチＸ，Ｘを含むアーム
が直流電圧源の短絡回路を形成することはない。

信号ｘ′と冫あるいは？とｕ′が同時に存在する期間は
、変圧器ＴＲＲの１次側に直流電圧からの電圧Ｅが印加
される。

この信号ｘ′と７が存在する期間と信号７とｕ′が存在
する期間とでは、変圧器ＴＲＲの１次側にかかる電圧の
極性が異なる。すなわち、変圧器ＴＲＲの１次側には、
交流電圧が印加される。第２図に示すｅは、この変圧？
ＴＲＲの１次側にかかる交流電圧を示したものである。
信号Ｘ５と冫あるいは７とｕ′が同時に存在する期間θ
を変えると前記交流電圧ｅの実効値が調整できる。半導
体スイツチＹ，Ｙ，，は他の半導体スイツチＸ，又，Ｕ
，Ｏに対して１２０導遅れて動作し、また、半導体スイ
ツチＺ，Ｚ，Ｗ，Ｗは先の半導体スイツチＸ，又，Ｕ，
Ｕに対して２４ｄ）遅れて動作する。なお、変圧器ＴＲ
Ｒ，ＴＲＳ，ＴＲＴは全て同一巻線比である。この従来
のインバータ装置では、第１図のように、変圧器ＴＲＲ
，ＴＲＳ，ＴＲＴの２次側を星状結線することにより、
「３」の倍数高調波が除去できるが、第５，第７次高調
波などは大きな割合で存在するという欠点を有していた
。

そのため、この交流電圧を正弦化するために大がかりな
交流フイルタが必要となる。これは装置の大型化・重量
化となるばかりでなく、出力電圧の過渡特性の劣化、効
率の低下など電気的にも悪い結果をもたらしている。そ
れゆえに、この発明の主たる目的は、上述のような欠点
を解消し得るインバータ制御装置を提供することである
。

この発明は、要約すれば、第１の単位インバータと第２
の単位インバータの出力端子間の電位差を出力として利
用するインバータを制御するインバータ制御装置におい
て、基準パルス発振器、電圧指示装置、記憶装置、加算
器、分周器、ラツチ回路、論理ゲート回路を備え、各単
位インバータにおいて、特定高調波を抑制するのに適し
た複数回の転流を行なう波形を上記記憶装置に記憶させ
、上記電圧指示装置によつて指示された数値に従つて、
上記基準パルス発振器、分周器、加算器、論理ゲート回
路、ラツチ回路により、上記記憶装置より上記転流波形
を読み出すタイミングを上記第１および第２の単位イン
バータでずらし、インバータ出力電圧基本波成分の大き
さを変えるようにしたインバータ制御装置である。

この発明の上述の目的およびその他の目的と特徴ぱ図面
を参照して行なう以下の詳細な説明から一層明らかとな
ろう。

第３図はこの発明の基本的な原理を説明するための信号
波形例を示す図である。

そして、第２図と同様に、信号ｘ′，ｘ／，ｕ′，冫は
、それぞれ、第１図のブリツジインバータの半導体スイ
ツチＸ，Ｘ，Ｕ，［ｌ］が「オン」となる期間を示す。
また、ｅは第１図の変圧器ＴＲＲの１次側にかかる電圧
波形、すなわちブリツジインバータの交流出力電圧であ
る。出力電圧ｅは、信号ｘ′と冫とが同時に存在すると
き、あるいは信号冫とｕ′とが同時に存在するときに得
られるもので、信号ｘ′と冫とが同時のときと信号７と
ｕ′とが同時のときとでは、この出力電圧ｅのパルスの
極性が異なる。さらに、前述したように、第１図の半導
体スイツチＹ，Ｙ，Ｖ，は、それぞれ、半導体スイツチ
Ｘ，Ｘ，Ｕ，Ｏに比べ位相が１２０「れて動作するもの
であり、半導体スィッチＺ，７，Ｗ，ＶＩは、それぞれ
、半導体スイツチＸ，又，Ｕ，汀に比べ位相が２４（ｆ
′遅れて動作するものである。そして、半導体スイツチ
Ｙ，Ｖ，Ｖ，，Ｚ，Ｚ，Ｗ，Ｖｌの動作は、先に説明し
た半導体スイツチＸ，Ｘ，Ｕ，Ｕと同様に考えられるた
め、ここでは、重複説明をさける。二こで、半導体スイ
ツチＸ，又，Ｙ，Ｙ，Ｚ，７からなる回路を第１の単位
インバータとよび、半導体スイツチＵ，ｘｆ，，Ｖ，Ｗ
，Ｖｌからなる回路を第２の単位インバータとよぷ。

いま、第３図を参照して、第１図に示す半導体スイツチ
Ｘ，ｘ′，Ｕ，汀からなる回路について考えてみる。

この第３図において、各転流位置Ａｌ，Ａ２９Ａ３ラ゜
゜゛９Ｄ１９Ｄ２ラＤ３の値を適当に選ふことにより、
第１図に示す点０−Ｒ１間および点０−Ｒ２間に含まれ
る高調波成分を抑制することができ、この点０−Ｒ１間
｝よびＯ−Ｒ２間の基本波電圧の位相Δψを変えること
により、変圧器ＴＲＲの１次側にかかる電圧すなわち出
力電圧ｅを変えることができる。すなわち、点０−Ｒ１
間の電圧について、基本波の電気角で０−〜９（ｆでの
転流数をｎ回とし、波形を００〜９（ｊ′，９００〜１
８０１８（Ｆ，ｌ８Ｏ′〜３６（ｆ′で点対称とすれば
、００〜９σ間にある各転流位置ＡＫ，ＥＫ，ＣＫ，Ｄ
Ｋは次式（１）で与えられる。

＼ １工 そして、点０−Ｒ１間の電圧ｅをフーリエ展開すると次
式（２）であられされる。

ただし、（２ｍ−１）は高調波の次数（ｍ−１，２，３
，・・・）ωは基本波の角周波数、ｔは時間である。

前記（２）式によつて、第（２ｍ−１）次の高調波の電
圧の振幅Ｅ２ｍ−１は、次式（３）で与えられる。

この第（３）式において、独立変数であるＡＫ（Ｋ＝１
，２，・・・ｎ）を適当に選ふことにより、ｎ個の高調
波成分を抑制することができる。第３図に示すような波
形において、ｎ−３とし、第５，第７，第１１調波を除
去するようにした転′流位置ＡＫ（Ｋ二１，３）は次の
とおりである。

Ａ１＝８．７４３１、Ａ２＝２４，３９ｆ．Ａ３＝２７
．７６ノこのようにすると、点０−Ｒ１、Ｏ−Ｒ２間に
おいて、第５，第７，第１１調波などはほとんど除去す
ることができ、また、前述のように半導体スイツチＹ，
Ｙ，，ＶとＺ，Ｚ，Ｗ，ＷとＸ，又，Ｕ，仔とは互いに
１２０Ｚ位相がずれるように制御されているため、第１
図における出力Ｒ，Ｓ，Ｔには、第３，第５，第７，第
９，第１１調波がほとんど除去されたものが得られる。
このとき、第１の単位インバータと第２の単位インバー
タの位相差Δφを変えることにより、入力直流電圧Ｅと
出力交流電圧ｅの比を変えることができる。第４図はこ
の発明の好ましい実施例を示すプロツク図であり、第５
図はこの第４図の動作を説明するためのタイミング図で
ある。

この第４図、第５図を参照してその構成および動作につ
いて説明する。１は基準パルス発振器であり、その出力
ａは分周器４に与えられる。

分周器４は２１進カウンタによつて構成される。そして
、インバータの動作周波数をＦ。Ｈ２とすると、基準パ
ルス発振器１は（ＦＯ×２１）Ｈｚの周波数をもつ。２
は電圧設定器であり、（ｌ−２）ビツトのバイナリ出力
Ｃ，〜Ｃｌ−２で出力する。

すなわち、この電圧設定器２はビツトＣｌィが最上位で
、ビツトＣ１が最下位であるようなデイジタル数値で設
定電圧を与える。また叶周器４の出力ｂ１〜ｂｌは、ビ
ツトｂ１が最下位で；ｂ′が最上位である。３は（ｌ−
２）個のイクスクルーシブオア（●ＥＸ−０Ｒ）ゲート
を含むゲート回路であり、基準パルス発振器１の出力ａ
が「０」であるときは電圧設定器２の出力Ｃ１〜Ｃｌ−
２をそのまま加減算器５の入力ｄ１〜ｄｌ−２に伝え、
出力ａが「１」のときは、出力Ｃ１〜Ｃｌ−２を反転（
「月→［Ｏ」，「Ｏ」→「１Ｕ）して入力ｄ１〜ｄｌ−
２に伝える。

デイジタル加減算器５は、前記分周器４の出力ｄ１〜ｂ
ｌとゲート回路３の出力ｄ１〜ｄｌ−２および基準パル
ス発振器１の出力ａを加減算する。すなわち、ゲート回
路３と加減算器５を一緒に考えれば、基準パルス発振器
１の出力ａが［０」のときは、前記出力Ｃ１〜Ｃｌ−２
、｝よびＢ，〜ｂｌのデイジタル数値どうしの加算を行
ない、出力ａが「１」のときは、出力ｂ１〜ｂｌのデイ
ジタル数値より出力Ｃ１〜Ｃｌ−２のデイジタル数値を
引き算するようになつている。ここで、加算および減算
のオーバフローを無視してＥ，ｆ，ｇｌ−２・・・ｇ１
で表わされるデイジタル数値をアナログ的に見れば、加
算するということは出力ｂ１〜ｂｌより位相が進み、減
算は位相が遅れるというように考えることができる。こ
の加減算器５の出力ｇ１〜ｇｌ−２は記憶装置６のアド
レスとなり、ビツトｇ１が最下位であり、ｇｌ−２が最
上位である。記憶装置６は２１−２ワード×４ビツトの
記憶装置である。第３図に示す信号ｘ′，ｙ′，ｚ′を
見るとわかるように、信号ｘ′は００〜９０，，９Ｃ１
）〜１８（ｊ）では共に転流ポイントを持つが、信号ｙ
′は♂〜９０１では常に［０」、信号ｚ′は９（ｊｌ′
〜１８０Ｗでは常に「０」になつている。

したがつて、記憶装置６の４ビツト目の出力ｈには、０
つ〜９０憶の信号ｘ′の波形を［０」 ，「１」のパタ
ーンで記憶しておき、３ビツト目の出力１には９♂〜１
８（ｆ）の信号ｘ′の波形、５２ビツト目の出力ｊには
信号ｙ′の９００〜１８（１ｆ′の波形、１ビツト目の
出力ｋには信号ｚ′の♂〜９♂の波形を、それぞれ「１
」 ，「Ｏ」のパターンで記憶しておく。７はデータセ
レクタであり、加減算器５の出力ｆが「０」のときは記
憶装置６の出 １１力ｈを該データセレクタ７の出力ｌ
に出力し、「０」を該セレクタ７の出力ｍに出力し、前
記記憶装置６の出力ｋを該セレクタ７の出力ＮｌｆＣ出
力する。

そして、出力ｆが「１」のときは、記憶装置６のｉを前
記出力ｊに、記憶装置６の出力ｊを １前記出力ｍに、
［０」を前記出力ｎに出力する。すなわち、前記出力Ｅ
，ｆ，ｇｌ−２〜ｇ１を基準として考えれば、電気角σ
〜９０−，１８（ｊ〜２７♂がｆ＝「０」に相当し、９
ｄ）〜１８（Ｆ，２７（ｆ〜３６σがｆ＝「１」にあた
る。電気角で１８（ｆ′〜 ２３６（ｊ′は信号ｘ′，
ｙ′，ｚ′とも♂〜１８♂の波形を反転すればよい。そ
こで、この実施例では、ＥＸ−０Ｒゲート９，１０，１
１によつて出力２とｅ、出力ｍとｅ、出力ｎとｅとのそ
れぞれの排他的論理和をとることにより、反転させるよ
うにしてい 二る。１２および１３はラツチ回路であり
、基準パルス発振器１の出力ａが「０」のときに計算さ
れたＥＸ−０Ｒゲート９，１０，１１の出力０，ｐ，ｑ
のイ直を、出力ａが「Ｏ］→「１」になるときにラツチ
回路１２でラツチする。

同様に、基準パルス発振器１の出力ａが「１」のときに
計算されたＥＸ−０Ｒゲート９，１０，１１の出力０，
ｐ，ｑの値を、ａが「１」→「Ｏ」になるときにラツチ
回路１３でラツチする。すなわち、ラツチ回路１２の出
力ｘ′は、分周器４の出力ｂ１〜ｂｌに比べ、電圧設定
器２の出力Ｃ１〜Ｃｌ−２のデイジタル数値分だけ位相
の進んだものとなる。また、ラツチ回路１３の出力ｕ′
はそのデイジタル数値分だけ位相の遅れたものが得られ
る。そして、出力ｙ′，ｖ′は出力ｘ′，ｕ′より位相
が１２（ｆおくれ、出力ｚ′，！は出力ｘ′，ｕ′より
位相が２４♂遅れたものとして得られる。このようなラ
ツチ回路１２および１３の出力を第３図に示す信号ｘ′
，ｙ′，ｚ′およびＵ′，Ｖ′１！として用いることに
より、先の第３図を参照して述べた高調波成分の抑制を
達成させ得る。

すなわち、前記電圧設定器２によつて、進ませる（ある
いは遅らせる）べき位相を、前記第（３）式に従つて、
設定すればよい。さらにいえば、前記各信号ｘ′，ｙ′
，ｚ′，ｕ′，ｖ′，ｖ／のパターン（第３図のような
）を予め記憶装置６に記憶させればよい。以上のように
、この発明によれば、基準パルスを分周し、基準パルス
が第１の論理のときに分周出力と予め定める電圧値とを
加算し、基準パルスが第２の論理のとき設定された電圧
から分周出力を減算し、この加減算出力に基づいて記憶
手段に記憶している三相交流の１相分の１／２サイクル
期間と残り２相分の１／４サイクル期間とにおける転流
位置のデータを読出し、この読出されたデータを１／４
サイクル期間ごとに選択しかつ１／２サイクル期間ごと
にデータの極性を反転して出力し、基準パルスが第１の
論理または第２の論理に変化するタイミングで極性反転
された信号をスイツチング信号として第１または第２の
インバータに与えるように構成したので、比較的簡単な
構成で低次高調波成分を抑制し、また交流基本波成分の
大きさを変化させることができる。

このことはインバータの波形を正弦化するために必要な
フイルタ部の重量や大きさを減少できるのみならず、過
度特性や効率などを向上させることができる。また、記
憶手段を取替えるだけで、転流数を変えたり、第３高調
波を除去した単相インバータを作つたりすることが可能
となり、種々のインバータを作るときの標準化にも役立
つ。

【図面の簡単な説明】

第１図はこの発明の背景となるインバータ装置を示す回
路図である。 第２図は第１図の説明のための各信号波形図である。第
３図はこの発明を原理的に説明するための各信号波形図
である。第４図はこの発明の好ましい実施例を示すプロ
ツク図である。第５図は第４図の動作を示すタイミング
図である。図に卦いて、Ｘ，Ｘ，Ｙ，Ｙ，Ｚ，Ｚ，Ｕ，
Ｕ，Ｖ，Ｖ，Ｗ，Ｗはスイツチ、ＴＲＲ，ＴＲ８，ＴＲ
Ｔは変圧器、６は記憶装置を示す。

Claims (1)

【特許請求の範囲】
1. １ それぞれが直流電源を断続制御するためのスイッチ
   ング素子を含む、第１の単位インバータの出力端と第２
   の単位インバータの出力端との間の電位差を出力として
   利用するようなインバータ装置を制御する装置であつて
   、前記各スイッチング素子は対応するスイッチング信号
   によつて開閉制御されるものにおいて、基準パルスを発
   生する基準パルス発生手段、前記基準パルス発生手段出
   力を分周する分周手段、予め定める電圧値を設定するた
   めの電圧設定手段、前記基準パルスが第１の論理のとき
   前記分周手段出力と前記電圧設定手段出力とを加算し、
   前記基準パルスが第２の論理のとき前記電圧設定手段か
   ら前記分周手段出力を減算する加減算手段、前記各イン
   バータにおいて特定の高調波を抑制するために、三相交
   流の１相分の１／２サイクル期間と残り２相分の１／４
   サイクル期間とにおける転流位置のデータを記憶し、前
   記加減算手段の出力信号に基づいて前記データを読出す
   記憶手段、１／４サイクル期間ごとに前記記憶手段から
   読出されたデータを選択する選択手段、１／２サイクル
   期間ごとに前記選択手段から出力されたデータの極性を
   反転して出力する極性反転手段、および前記基準パルス
   が前記第１の論理または前記第２の論理に変化するタイ
   ミングで、前記極性反転手段の出力をスイッチング信号
   として前記第１または第２のインバータに与えるスイッ
   チング信号出力手段を備え、前記スイッチング信号によ
   つて前記スイッチング素子を制御するようにした、イン
   バータ制御装置。