JPS5948934A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS5948934A JPS5948934A JP16010382A JP16010382A JPS5948934A JP S5948934 A JPS5948934 A JP S5948934A JP 16010382 A JP16010382 A JP 16010382A JP 16010382 A JP16010382 A JP 16010382A JP S5948934 A JPS5948934 A JP S5948934A
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- Japan
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- elements
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- lsi
- evaluation
- integrated circuit
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体集積回路゛装トロ、特に大規模集積回路
％ ｌｊ（の品１４保証のための横歪を合理化する製造
方法に関する１、 （ｂ）１ノＥ来技術と問題点 半導体集積回路装置准（以下ＩＣと略称する）の渠績規
模の増大とともに、その品質を侑証するために必伽な検
査系列を設計すること、およびこれに基づいて短時間で
検り型打なうことの１要性が増大している。これらは現
状でも容易ではなく、今後さらに大規模化の道を歩もう
としているＩＣにとって大きな課題である。
％ ｌｊ（の品１４保証のための横歪を合理化する製造
方法に関する１、 （ｂ）１ノＥ来技術と問題点 半導体集積回路装置准（以下ＩＣと略称する）の渠績規
模の増大とともに、その品質を侑証するために必伽な検
査系列を設計すること、およびこれに基づいて短時間で
検り型打なうことの１要性が増大している。これらは現
状でも容易ではなく、今後さらに大規模化の道を歩もう
としているＩＣにとって大きな課題である。
すなわちＩＣ等の品質を保証するために、設計目標値の
設定、素子、回路及び論理設計、工程設計、試作及び評
価、部品及び材料、製造工程、設備、作業者及び環境等
のすべてについて充分な処理を行ない、かつ工程中の半
製品及び完成品に対する検査及びスクリーニングを実施
してその品質を確認し保証しているが、この品質保証シ
ステムに必要充分な効果を与え、かつ経済性を具備させ
ることは極めて重装な基本的課題である。
設定、素子、回路及び論理設計、工程設計、試作及び評
価、部品及び材料、製造工程、設備、作業者及び環境等
のすべてについて充分な処理を行ない、かつ工程中の半
製品及び完成品に対する検査及びスクリーニングを実施
してその品質を確認し保証しているが、この品質保証シ
ステムに必要充分な効果を与え、かつ経済性を具備させ
ることは極めて重装な基本的課題である。
更に情報処理装置等の高速化が強く要求されており、こ
の要求に対処するためにガリウム・砒素（ＧａＡｓ）化
合物半導体装置等が開発されつつあるが、これらの新し
い半導体装置にはギガビットレートの高速動作特性が保
証されなければならない。しかるに現在ウエノ・状態に
おいてＩＣのスイッチング特性を測定するにあたっては
、ノシルス発止器及びサンプリングオシロスコープ等の
測定器並びに専用に設計製作された測定治具等を用いて
、ウェハとの距離を極限まで短縮してその測定確度を高
めてはいるが、この方法によって測定し得るのは、現在
周波数１００（１００（程度が限歴であって、ギガビッ
トレートの高速動作特性の保証のためにはこの従来方法
は適用できない。
の要求に対処するためにガリウム・砒素（ＧａＡｓ）化
合物半導体装置等が開発されつつあるが、これらの新し
い半導体装置にはギガビットレートの高速動作特性が保
証されなければならない。しかるに現在ウエノ・状態に
おいてＩＣのスイッチング特性を測定するにあたっては
、ノシルス発止器及びサンプリングオシロスコープ等の
測定器並びに専用に設計製作された測定治具等を用いて
、ウェハとの距離を極限まで短縮してその測定確度を高
めてはいるが、この方法によって測定し得るのは、現在
周波数１００（１００（程度が限歴であって、ギガビッ
トレートの高速動作特性の保証のためにはこの従来方法
は適用できない。
またＩＣ等の品質保証にあたっては以下に説明する如く
ストレス条件を考慮する必要がある。すなわちＩＣ等の
障害の要因は通常内的因子と外的因子に分類されている
。内的因子にはその構成材料、構造等で定まる本質的因
子と製造工程中のゆらぎによって発生する因子とがある
。また外的因子には、熱的、′電気的、化学的及び＋ａ
Ｉｔ的スストレスびに放射線等がある。しかしながら
ある特定の内的因子による障害が実際に表面化するのは
、主として何等かの外的ストレス例えｔよ熱的ストレス
が印加されたときである。従って検査を効果的に実施す
るためには、例えば高温、低温に試料を置く等のストレ
ス条件をも設定することが必要である。
ストレス条件を考慮する必要がある。すなわちＩＣ等の
障害の要因は通常内的因子と外的因子に分類されている
。内的因子にはその構成材料、構造等で定まる本質的因
子と製造工程中のゆらぎによって発生する因子とがある
。また外的因子には、熱的、′電気的、化学的及び＋ａ
Ｉｔ的スストレスびに放射線等がある。しかしながら
ある特定の内的因子による障害が実際に表面化するのは
、主として何等かの外的ストレス例えｔよ熱的ストレス
が印加されたときである。従って検査を効果的に実施す
るためには、例えば高温、低温に試料を置く等のストレ
ス条件をも設定することが必要である。
従来ディジタルＩＣの検査は通常直流特性、スイッチン
グ特性及び論理機能の三段階に行なわれるなど、ＩＣ等
の工業的生産において、またこれに先立つ開発、試作に
おいて、そのＩＣ等を測定、評価する際に（ｉ、そのＩ
Ｃ等の基本的な素子或いは基本的な単位回路等を試料と
することが一般に行なわれている。この様な目的及び先
に述べた外部ストレス条件を与えた測定計価等のために
、同一半導体基板上に目的とするＩＣと同時に、このＩ
Ｃの要素を代表する素子を形成することが既に行なわれ
ている。
グ特性及び論理機能の三段階に行なわれるなど、ＩＣ等
の工業的生産において、またこれに先立つ開発、試作に
おいて、そのＩＣ等を測定、評価する際に（ｉ、そのＩ
Ｃ等の基本的な素子或いは基本的な単位回路等を試料と
することが一般に行なわれている。この様な目的及び先
に述べた外部ストレス条件を与えた測定計価等のために
、同一半導体基板上に目的とするＩＣと同時に、このＩ
Ｃの要素を代表する素子を形成することが既に行なわれ
ている。
前記のＩＣの要素を代表する素子としては目的に応じて
、例えば基本トランジスタ、抵抗等の単一の素子、或い
は単位回路ブロック等の小、中規模等の集積回路が用い
られるが、これらの素子を目的とするＩＣと同一チップ
面に収容するならば、チップ面積の増大を招いて目的と
するＩＣの性能の低下をもたらし、更にはバ、ケージ、
印刷配線基板等の大型化につ彦がる。また外的ストレス
を印加する検査など破壊検査に要する試料も高価となり
、充分な品質保証が困難となるおそれもある。
、例えば基本トランジスタ、抵抗等の単一の素子、或い
は単位回路ブロック等の小、中規模等の集積回路が用い
られるが、これらの素子を目的とするＩＣと同一チップ
面に収容するならば、チップ面積の増大を招いて目的と
するＩＣの性能の低下をもたらし、更にはバ、ケージ、
印刷配線基板等の大型化につ彦がる。また外的ストレス
を印加する検査など破壊検査に要する試料も高価となり
、充分な品質保証が困難となるおそれもある。
また先に説明した如くウエノ・状態では不用能なギガビ
ットレートの重速動作特性の評価に代る評価方法が必要
である。
ットレートの重速動作特性の評価に代る評価方法が必要
である。
以上説明した如（ＩＣの品質保証を充分な効果をもって
経済的に実施することは所要な基本的問題であり、その
解決にはＩＣの測定、評価に際してその要素を代表する
菓子の製造方法が型費な鍵と々っている。
経済的に実施することは所要な基本的問題であり、その
解決にはＩＣの測定、評価に際してその要素を代表する
菓子の製造方法が型費な鍵と々っている。
（Ｃ） 発明の目的
本発明は半導体集積回路装置４、将に大規模５集積回路
装百の品質保証のための測定、評価の試料とする、その
集積回路素子の少累を代表する素子の製造方法を合理化
することを目的とする。。
装百の品質保証のための測定、評価の試料とする、その
集積回路素子の少累を代表する素子の製造方法を合理化
することを目的とする。。
（ｄ） 発明の構成
本発明の前記目的は、半導体基板上に集積回路素子と該
果槓回ｌ！！ｔ８系子の要素を代表する素子（評価用素
子）とが隣接して配置された単位群を複数形成し、前記
半導体基板を分割してｎａ記果績回路素子を搭載するチ
ップ並びに前記要素を代表する素子を搭載するチップを
それぞれ形成することによって達成される。
果槓回ｌ！！ｔ８系子の要素を代表する素子（評価用素
子）とが隣接して配置された単位群を複数形成し、前記
半導体基板を分割してｎａ記果績回路素子を搭載するチ
ップ並びに前記要素を代表する素子を搭載するチップを
それぞれ形成することによって達成される。
（ｅ） 発明の実施例
以下本発明を実施例によシ図面を参照して具体的に説明
する。
する。
第１図（ａ）及び（ｂ）はＧ ａ Ａ ｓ高速情報処理
ＬＳＩを本発明を適用して製造する際の半導体基板上の
ノ（ターン配置の例を示す模式平面図である０本発明に
おいては所要のＬＳＩ素子と該ＬＳＩ素子２の要素を代
表する素子とが組会わされた単位群を、半導体基板１０
上のパターン形成の単位とする。第１図（ａ）において
１乃至６はそれぞれ後に説明するＬＳＩ素子及びモニタ
ーチップであって、本実施例においてはこれらの６個の
素子によって前記単位群７が構成され、この単位群７が
半導体基板１０上に二次元配列される。
ＬＳＩを本発明を適用して製造する際の半導体基板上の
ノ（ターン配置の例を示す模式平面図である０本発明に
おいては所要のＬＳＩ素子と該ＬＳＩ素子２の要素を代
表する素子とが組会わされた単位群を、半導体基板１０
上のパターン形成の単位とする。第１図（ａ）において
１乃至６はそれぞれ後に説明するＬＳＩ素子及びモニタ
ーチップであって、本実施例においてはこれらの６個の
素子によって前記単位群７が構成され、この単位群７が
半導体基板１０上に二次元配列される。
第１図（ｂ）は単位群７の一つを模式的しこ示すＯｌ及
び２は所要のＬＳＩ素子である。ただし、ＬＳＩ素子１
とＬＳＩ素子２とは必ずしも同−構成でめる必要はない
。
び２は所要のＬＳＩ素子である。ただし、ＬＳＩ素子１
とＬＳＩ素子２とは必ずしも同−構成でめる必要はない
。
また３乃至５は前記ＬＳＩ素子ｌ及び２を評価するため
のモニタチップであって、３はマイクロ波帯増幅器、４
は基本素子である電界効果トランジスタ、５はギガビッ
トレートのモニタ用ディジタル１Ｉ２１路が形成されて
いる。
のモニタチップであって、３はマイクロ波帯増幅器、４
は基本素子である電界効果トランジスタ、５はギガビッ
トレートのモニタ用ディジタル１Ｉ２１路が形成されて
いる。
また６は前記３乃至５と同様に何等かの評価項目に対応
するモニタチップであってもよいが、本実施例において
はＬＳＩ素子１及び２と同一工程で製作することが可能
な通常のＩＣ素子としている０ この様な配置で形成された各半導体素子は、スクライブ
等従来知られている方法によって各チップに容易に分割
することができる。ただ従来は：Ｉｍ常スタスクプライ
ンが等間隔に設定されているのに対して、本発明におい
てはスクライブラインは不等間隔に制御される。
するモニタチップであってもよいが、本実施例において
はＬＳＩ素子１及び２と同一工程で製作することが可能
な通常のＩＣ素子としている０ この様な配置で形成された各半導体素子は、スクライブ
等従来知られている方法によって各チップに容易に分割
することができる。ただ従来は：Ｉｍ常スタスクプライ
ンが等間隔に設定されているのに対して、本発明におい
てはスクライブラインは不等間隔に制御される。
この様にして形成されたモニタチップブ３〜６はＬｓＩ
ｌ子ｌ及び２の要素を代表することが可能であって、該
ＬＳＩ素子１及び２に隣接して配置されているため、各
基板毎の製造工程中のゆらぎのみならず、同一半導体基
板上におけるＬＳＩ素子特１生の偏りの分Ａ５ヲも評価
することができる。
ｌ子ｌ及び２の要素を代表することが可能であって、該
ＬＳＩ素子１及び２に隣接して配置されているため、各
基板毎の製造工程中のゆらぎのみならず、同一半導体基
板上におけるＬＳＩ素子特１生の偏りの分Ａ５ヲも評価
することができる。
例えば電界効果トランジスタの評価のためにはＳパラメ
ータの測定が必要であるか、マイクロ波帯でこれを実施
するために第２図（ａ）に−例を示す如き小形の専用治
具にチップ４を取付けて測定を実施する。ただし、第２
図（ａ）において、１１は治具の基板、１２はアルミナ
系セラミック板、１３はストリップラインであり、スト
リップライン１３が測定器に接続される。またマイクロ
波帯増幅器３についても同様な方法によって測定を実施
する。
ータの測定が必要であるか、マイクロ波帯でこれを実施
するために第２図（ａ）に−例を示す如き小形の専用治
具にチップ４を取付けて測定を実施する。ただし、第２
図（ａ）において、１１は治具の基板、１２はアルミナ
系セラミック板、１３はストリップラインであり、スト
リップライン１３が測定器に接続される。またマイクロ
波帯増幅器３についても同様な方法によって測定を実施
する。
モニタ用ディジタル回路５の評価のためには、４４２図
（ｂ）に−例を示す如く、このす、プをパッケージ１４
に収容してアルミナ系セラミック等によって作られた治
具１５に搭載してスイッチング特注等の評価を実施する
。なお、１６は該セラミック基板上に形成された導電層
を示す。
（ｂ）に−例を示す如く、このす、プをパッケージ１４
に収容してアルミナ系セラミック等によって作られた治
具１５に搭載してスイッチング特注等の評価を実施する
。なお、１６は該セラミック基板上に形成された導電層
を示す。
以上のモニタチップによる評価に除して例えば加熱、冷
却等の外部ストレス条件は予め計画されたプログラムに
従って印加することが容易に可能である。
却等の外部ストレス条件は予め計画されたプログラムに
従って印加することが容易に可能である。
以上説明した如く評価のためのモニタチップを電気的確
度についても、又外部ストレス寺の条件についても充分
に測定評価することが可能であり、史にこれらのモニタ
チップは品質保証システムの中で、ＬＳＩに対する要求
に対して必要かつ充分な効果と経済性とを前提として、
最も自由に選択、配列することが可能である。
度についても、又外部ストレス寺の条件についても充分
に測定評価することが可能であり、史にこれらのモニタ
チップは品質保証システムの中で、ＬＳＩに対する要求
に対して必要かつ充分な効果と経済性とを前提として、
最も自由に選択、配列することが可能である。
更に以上説明した如くスクライブラインの間隔を形成す
る素子に即応して弾力的に不等間隔に設定することによ
って、基板を効果的に利用することができて経済性が高
く、蜂だスクライブラインは何れも直伸で基板の端から
端に至るために、基板の汁割は容易に実施することがで
き私、（ｆ） 夕Ｌ７’Ｊ ｖ、）効果 以上説明した如く本発明によれば、半導体集積回路装置
特に大規模集抗回路装百の品質保証のための測定、評価
を必要かつ充分な効果と経済性とをもって実施すること
が可能となる。
る素子に即応して弾力的に不等間隔に設定することによ
って、基板を効果的に利用することができて経済性が高
く、蜂だスクライブラインは何れも直伸で基板の端から
端に至るために、基板の汁割は容易に実施することがで
き私、（ｆ） 夕Ｌ７’Ｊ ｖ、）効果 以上説明した如く本発明によれば、半導体集積回路装置
特に大規模集抗回路装百の品質保証のための測定、評価
を必要かつ充分な効果と経済性とをもって実施すること
が可能となる。
第１図（ａ）及び（ｂ）は本発明による素子の配置の実
施例を示す平面図、第２図（ａ）及び（ｂ）はモニタチ
ップの測定の実施例を示す平面図である２）図において
、１及び２は■ＪＳ■素子、３乃至５はＬＳＩの要素を
代表する素子、６は他のＩＣ素子、７Ｉ′ｉ単位群、１
１は治具の基板、１２はセラミック板、１３はストリッ
プライン、１４はパッケージ、１５は治具を示す。 第 １ 霞 （α） す １図 （Ｆ）） 奪２ 図 （α） 染２図 （し）
施例を示す平面図、第２図（ａ）及び（ｂ）はモニタチ
ップの測定の実施例を示す平面図である２）図において
、１及び２は■ＪＳ■素子、３乃至５はＬＳＩの要素を
代表する素子、６は他のＩＣ素子、７Ｉ′ｉ単位群、１
１は治具の基板、１２はセラミック板、１３はストリッ
プライン、１４はパッケージ、１５は治具を示す。 第 １ 霞 （α） す １図 （Ｆ）） 奪２ 図 （α） 染２図 （し）
Claims (1)
- 半導体基板上に集積回路素子と該集積回路素子の要素を
代表する素子とが隣接して配置６された単位群を複数形
成し、前記半導体基板ケ分割して前記集積回路素子を搭
載するチップ並びに前記散票を代表する素子を搭載する
チップをそれぞれ形成する工程を有することを特徴とす
る半導体集積回路装置の製造方法、。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16010382A JPS5948934A (ja) | 1982-09-14 | 1982-09-14 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16010382A JPS5948934A (ja) | 1982-09-14 | 1982-09-14 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5948934A true JPS5948934A (ja) | 1984-03-21 |
Family
ID=15707910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16010382A Pending JPS5948934A (ja) | 1982-09-14 | 1982-09-14 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5948934A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62180015A (ja) * | 1986-02-01 | 1987-08-07 | Nippon Steel Corp | 鉄損の低い薄手高磁束密度方向性電磁鋼板の製造方法 |
| JPH0649542A (ja) * | 1992-07-29 | 1994-02-22 | Nippon Steel Corp | 高磁束密度一方向性電磁鋼板の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148485A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Test method for semiconductor device |
-
1982
- 1982-09-14 JP JP16010382A patent/JPS5948934A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148485A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Test method for semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62180015A (ja) * | 1986-02-01 | 1987-08-07 | Nippon Steel Corp | 鉄損の低い薄手高磁束密度方向性電磁鋼板の製造方法 |
| JPH0649542A (ja) * | 1992-07-29 | 1994-02-22 | Nippon Steel Corp | 高磁束密度一方向性電磁鋼板の製造方法 |
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