JPS5947830A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPS5947830A JPS5947830A JP15745882A JP15745882A JPS5947830A JP S5947830 A JPS5947830 A JP S5947830A JP 15745882 A JP15745882 A JP 15745882A JP 15745882 A JP15745882 A JP 15745882A JP S5947830 A JPS5947830 A JP S5947830A
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- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- channel
- inverter circuit
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
木’ｒｔ ’１１ ｋｊ 半４ 体１ｉｆｉｌ １ｍ
ニＩＭ ｌ／、４１ Ｋ ’４’ｌ ｌ ’ｒｔｌｔ
、’：ｑ’Ｑへ４１．、’＜ Ｆ ｌ（Ｔで構成され、
入力が低レベルから高レベルに変化する場合は比幀的低
く、入力が高レベルづ・ら４１％レベルに変化子る場合
は比較的高い二つの畏なる論理しきい値′賦圧４有する
ことを特徴とする半導体回路に関する。
ニＩＭ ｌ／、４１ Ｋ ’４’ｌ ｌ ’ｒｔｌｔ
、’：ｑ’Ｑへ４１．、’＜ Ｆ ｌ（Ｔで構成され、
入力が低レベルから高レベルに変化する場合は比幀的低
く、入力が高レベルづ・ら４１％レベルに変化子る場合
は比較的高い二つの畏なる論理しきい値′賦圧４有する
ことを特徴とする半導体回路に関する。
従来ｒｖＩｏｓ 集積回路等において、人力がイ１！ニ
レベルから高レベルに変化する場合比較的低い論Ｊ’ｌ
ｊ Ｌきい値電圧を有し、入力が高レベルから低レベル
に変化する唱合比較的高い論ｊ４．ｌ！ Ｌ ：＼い匝
電圧呑・イ１する半導体回路は使用されていな７ハった
。
レベルから高レベルに変化する場合比較的低い論Ｊ’ｌ
ｊ Ｌきい値電圧を有し、入力が高レベルから低レベル
に変化する唱合比較的高い論ｊ４．ｌ！ Ｌ ：＼い匝
電圧呑・イ１する半導体回路は使用されていな７ハった
。
本発明の目的は、入力が１氏レベルからτ％レベルに変
化する場合比較的低い論理１〜きいＩＮ ’ｊＫ Ｐｒ
ｈ千有し、人力が高レベルから低レベルに変化する場合
ｌｔｅ＞的高い論理しきい値電圧孕有する半導体回路を
提供することにある。
化する場合比較的低い論理１〜きいＩＮ ’ｊＫ Ｐｒ
ｈ千有し、人力が高レベルから低レベルに変化する場合
ｌｔｅ＞的高い論理しきい値電圧孕有する半導体回路を
提供することにある。
木、ち明に依ればこのような特性金有する半導体回路ｋ
＋ｔＩｊ成することができる。
＋ｔＩｊ成することができる。
以下不゛泊明全図１０１全答照して説明する。
第１図にＣ−１〜４０８で（抗酸された従来のシーミツ
トトリガ回路を、第２図にその入出力特性を示しておく
。
トトリガ回路を、第２図にその入出力特性を示しておく
。
従来のシーミツトトリガ回路では、第２図に示したよう
に人力が１１（レベルから高レベルに変化する場合は比
較的高く、入力が高レベルから低レベルＫｆ化する場合
は非較的低い二つの異なる論理しきい値電圧を有する１
、 次に・！Ｓ３図４＝−よび第４図全参（１６シて本発明
の一実施例についてｉ１１？、 ’ＪＪする。
に人力が１１（レベルから高レベルに変化する場合は比
較的高く、入力が高レベルから低レベルＫｆ化する場合
は非較的低い二つの異なる論理しきい値電圧を有する１
、 次に・！Ｓ３図４＝−よび第４図全参（１６シて本発明
の一実施例についてｉ１１？、 ’ＪＪする。
木実１７１・−ｉ例に１゛へる半導体回路は第３１１２
１に示す如くＰチャンネル１ｖｉ Ｉ Ｓ Ｆト：１．
ｌｌ ｌ！ 、 （、とＮチャンネルＭＩＳ−Ｆｌ’：
Ｔ Ｎ ］ ＋＋ で構成された第一のインバータ回
路と、Ｐチャ：／ネルＭＩＳＩｉ’ｆりＴｌ）、４とＰ
ｌ ５から成る第一の並列回路と、Ｎチャンネル１＼４
１． Ｓ Ｆ Ｉ（：’Ｊ’ Ｎ ＋ ４とＮ１５
から成る第二の並列回路と、その出力が人力と逆相でし
かも入出力特１生がヒステリシスループを描くシーミツ
ｌ−） ＩＪガ回路１０と、第−及び第二の雷、圧１ｊ
！：給源（＋ＶＤｎ及び吸池）とで構成され、第一のイ
ンバータ全構成する［）１６と第一の電圧供給源（＋Ｖ
Ｄ ｎ ）間に第一の並列回路（１，’ｚ、ｌ’＋ｓ）
ヲ、釦−のインバータ全構成するＮ１６と第二の電圧供
給源（接地）間に第二の並列回路（Ｎ１４Ｎ］５）全そ
れぞれ接続し、Ｐｌ ４． ”１ ｔ；、 ”１６．
Ｎ１４のゲート電極及びシュミットトリガ回路１０の入
力音そハ、ぞオし入力端子に、第一のインバータ回路の
出力を出力端子に、Ｐｌ５−とＮ１５のゲート電４’ａ
１（はシーミツトトリガ回路″１０″の出力にそれぞれ
接続されている。
１に示す如くＰチャンネル１ｖｉ Ｉ Ｓ Ｆト：１．
ｌｌ ｌ！ 、 （、とＮチャンネルＭＩＳ−Ｆｌ’：
Ｔ Ｎ ］ ＋＋ で構成された第一のインバータ回
路と、Ｐチャ：／ネルＭＩＳＩｉ’ｆりＴｌ）、４とＰ
ｌ ５から成る第一の並列回路と、Ｎチャンネル１＼４
１． Ｓ Ｆ Ｉ（：’Ｊ’ Ｎ ＋ ４とＮ１５
から成る第二の並列回路と、その出力が人力と逆相でし
かも入出力特１生がヒステリシスループを描くシーミツ
ｌ−） ＩＪガ回路１０と、第−及び第二の雷、圧１ｊ
！：給源（＋ＶＤｎ及び吸池）とで構成され、第一のイ
ンバータ全構成する［）１６と第一の電圧供給源（＋Ｖ
Ｄ ｎ ）間に第一の並列回路（１，’ｚ、ｌ’＋ｓ）
ヲ、釦−のインバータ全構成するＮ１６と第二の電圧供
給源（接地）間に第二の並列回路（Ｎ１４Ｎ］５）全そ
れぞれ接続し、Ｐｌ ４． ”１ ｔ；、 ”１６．
Ｎ１４のゲート電極及びシュミットトリガ回路１０の入
力音そハ、ぞオし入力端子に、第一のインバータ回路の
出力を出力端子に、Ｐｌ５−とＮ１５のゲート電４’ａ
１（はシーミツトトリガ回路″１０″の出力にそれぞれ
接続されている。
ここでその出力が入力と逆相でλりるシーミツトトリガ
回路１０として、第１図に示した従来のシーミツトトリ
ガ回路を用い、さらに出力を入力と逆相にする為にイン
バータ（１１′・１１２）ｒ一段イ」加しである。
回路１０として、第１図に示した従来のシーミツトトリ
ガ回路を用い、さらに出力を入力と逆相にする為にイン
バータ（１１′・１１２）ｒ一段イ」加しである。
次に動作について説明する。
第３１ンｌ［示した不発明に依る第一の実施列において
、・、・１．ず人力が１氏レベルから高レベルに変化す
る場合％ｊ？ｉｉ、ａ １０けヒステリシス特性を有す
る為入力電圧がかな、り高くならないと低レベルになら
ず節点１０は高レベル全保ったま？？でＰｌ５はＯＦＦ
。
、・、・１．ず人力が１氏レベルから高レベルに変化す
る場合％ｊ？ｉｉ、ａ １０けヒステリシス特性を有す
る為入力電圧がかな、り高くならないと低レベルになら
ず節点１０は高レベル全保ったま？？でＰｌ５はＯＦＦ
。
Ｎ１５はＯＮ状ｊ川用なり入力端子から見た論理しきい
１直ｆｆ１ｊ、 １．Ｅはｐ＋４・Ｐｌ６とＮ１６・Ｎ
１４及びＮ１５のｇｍの比で決する比較的低い値となる
。さらに入力電圧が、：、、４： ＜なり節点１０が低
レベルになると内５が（ＪＮ、Ｎ１３が（月−Ｆ状態に
なり入力端子から見た論理しきい値電圧が高くなるが、
このしきい値電ｊ−１勺状上に人］１山１上が高くなっ
てｌへ７’１．が出力端子電圧は（１（レベル全維持し
絖ける。一方入力が高レベルから１１１ノベルに変化す
る場合、節点１０はヒステリシス特性の為に入力電圧が
かなり低くならないト高レベルにならず、Ｓ点１０け低
レベルを保った一１ニー１′でＰ、Ｎ５はＯＮ、Ｎ１５
はＣＪＦＦ 状襲となり入力）４ミニ子から見た論理し
きいイ１１市、圧はＰ１４Ｐ１６及び１ノ１５とＮ１６
・Ｎ１４のｇｌｔｌ の（ｊ″、で決まる比較的高いイ
直と力る。さらに人−ｎ′市圧が低くなり節点１０が高
レベルになると、Ｐｌ５が（月ゝド。
１直ｆｆ１ｊ、 １．Ｅはｐ＋４・Ｐｌ６とＮ１６・Ｎ
１４及びＮ１５のｇｍの比で決する比較的低い値となる
。さらに入力電圧が、：、、４： ＜なり節点１０が低
レベルになると内５が（ＪＮ、Ｎ１３が（月−Ｆ状態に
なり入力端子から見た論理しきい値電圧が高くなるが、
このしきい値電ｊ−１勺状上に人］１山１上が高くなっ
てｌへ７’１．が出力端子電圧は（１（レベル全維持し
絖ける。一方入力が高レベルから１１１ノベルに変化す
る場合、節点１０はヒステリシス特性の為に入力電圧が
かなり低くならないト高レベルにならず、Ｓ点１０け低
レベルを保った一１ニー１′でＰ、Ｎ５はＯＮ、Ｎ１５
はＣＪＦＦ 状襲となり入力）４ミニ子から見た論理し
きいイ１１市、圧はＰ１４Ｐ１６及び１ノ１５とＮ１６
・Ｎ１４のｇｌｔｌ の（ｊ″、で決まる比較的高いイ
直と力る。さらに人−ｎ′市圧が低くなり節点１０が高
レベルになると、Ｐｌ５が（月ゝド。
Ｎ１５が（ＪＮ状態と斥り入力ず＜１＋Ａ子かＬ−）見
ｋ ：ｉｉ：ｉｉ理しきい値電１−Ｅが低くなるが、こ
のしきい睡眠１七以下に人力弗、圧が下がっていえ＋−
１，づ゛出力・“ｄ子′市用娃、高レベルをぜ、任持し
１光ける。
ｋ ：ｉｉ：ｉｉ理しきい値電１−Ｅが低くなるが、こ
のしきい睡眠１七以下に人力弗、圧が下がっていえ＋−
１，づ゛出力・“ｄ子′市用娃、高レベルをぜ、任持し
１光ける。
また第４図に本発明に依る第二の実施１９１１を７ドし
であるが、吊３図に示した木栢明に１♂Ｘるｒ、ｔｌ、
−の実施列からＪ、’ １４ とＰｔｓから成る車−σ
ハ１（２列ト１１路ケ省；烙−ｆ／−１ことによりトラ
ンジスタ数ヲ１夫らし／こ回路で、′ＰＪ−の実ｂｆ！
ｉ ｌ？ｊｌと同様第５図に小した人出力特性ケ有する
。
であるが、吊３図に示した木栢明に１♂Ｘるｒ、ｔｌ、
−の実施列からＪ、’ １４ とＰｔｓから成る車−σ
ハ１（２列ト１１路ケ省；烙−ｆ／−１ことによりトラ
ンジスタ数ヲ１夫らし／こ回路で、′ＰＪ−の実ｂｆ！
ｉ ｌ？ｊｌと同様第５図に小した人出力特性ケ有する
。
以上ＶＣ述べたように、不発明により、ば人力が低レベ
ルから高レベルに変化する１娼合は比較的低い論理しき
い値電圧を有し、高レベルから低レベルに変化する場合
は比較的高い論理しきい（１百７ｊ３’、 Ｉ’Ｅ ｋ
有するＣ−ＭＯＳで構成された半導体回路全心げｉｉ７
することができる。
ルから高レベルに変化する１娼合は比較的低い論理しき
い値電圧を有し、高レベルから低レベルに変化する場合
は比較的高い論理しきい（１百７ｊ３’、 Ｉ’Ｅ ｋ
有するＣ−ＭＯＳで構成された半導体回路全心げｉｉ７
することができる。
第１図及び第２（２）はＣ−ＭＯＳで構成された従来の
シーミツトトリガ回路及びその人出力！１キ性を、第３
１ｚ１及び第４図は本発明に依るボー及び印二の実施例
を示す回路ケ、第５南は木゛ノシ明にイペる第−及び第
二の実施例の入出力１１￥性ケア卜す図でちる。 ’ｌ オ１％ｌ ｖＣオイテ、Ｐ １． Ｐ２． Ｐａ
、 Ｐｔ １． Ｐｌ ２．ＰＩ３゜１’ｌ ４． Ｐ
ｔ ｓ及びＰｌ６はＰチャンネルＭＯＳトランジスタ、
Ｎｌ、 Ｎ２． Ｎ３． Ｎｌ １． Ｎ１２． Ｎｌ
３． Ｎ１４゜Ｎ１５．及びＮ１６はＮチャンネルＭ
（ＪＳ トランジスタ、ＩＮＩ、１Ｎｔ１及びｌＮｌ２
はインバータ、１０”は出力が入力と逆相であるシー
ミツトトリガ回路である。 代理人 弁理士 内 原 晋。 第２図 第３図 第４図 １３７− 第５図
シーミツトトリガ回路及びその人出力！１キ性を、第３
１ｚ１及び第４図は本発明に依るボー及び印二の実施例
を示す回路ケ、第５南は木゛ノシ明にイペる第−及び第
二の実施例の入出力１１￥性ケア卜す図でちる。 ’ｌ オ１％ｌ ｖＣオイテ、Ｐ １． Ｐ２． Ｐａ
、 Ｐｔ １． Ｐｌ ２．ＰＩ３゜１’ｌ ４． Ｐ
ｔ ｓ及びＰｌ６はＰチャンネルＭＯＳトランジスタ、
Ｎｌ、 Ｎ２． Ｎ３． Ｎｌ １． Ｎ１２． Ｎｌ
３． Ｎ１４゜Ｎ１５．及びＮ１６はＮチャンネルＭ
（ＪＳ トランジスタ、ＩＮＩ、１Ｎｔ１及びｌＮｌ２
はインバータ、１０”は出力が入力と逆相であるシー
ミツトトリガ回路である。 代理人 弁理士 内 原 晋。 第２図 第３図 第４図 １３７− 第５図
Claims (1)
- 【特許請求の範囲】 入力端子と、第一のＰチャンネル絶縁ゲート型■界効果
トランジスタ（以下ＭＩＳＦＩ弓Ｔ と称−ｒ）と第一
のＮチャンネルＭＩＳＦＦ、Ｔで構成され該入力端子に
入力が接続した第一のインバータ回路と、第二及び第三
のＮチャンネルへ４Ｉ８Ｉｉ”ｌ・：Ｔのそれぞれのド
レイン電極及びンース電極全接続して成る並列回路と、
入力が該入力端子に接続し出力が入力と逆相でしかも入
出力特性がヒステリシスループを描くシーミツトトリガ
回路と、前記第一のインバータ回路に印加される第−及
びｉ”１九二の電圧供給源とで構成さカーｓ ’Ａｔｌ
記第−のインバータ回路を！１り成する第一のＮチャン
ネルＭＩ８Ｆ］’：Ｔ ト前記ＦＷ。 −のインバータ回路の出力間もしくは前記第一のＮチャ
ンネルへ・νＩＳＩ”ＥＴ と前記第二の電圧供給源間
に前記並列回路を湿続し、前記用−のインバータ回路の
人力と前記並列回路全構成する第二のＮチャンネルＭＩ
ＳＦＥＴのゲートは該入力端子に接αされ、ｒｊｉ前記
第三のＮチャンネルｌＸ’ｌ ｌ Ｓ ［ｒ ＥＴ の
ゲート電極を該シュミットトリガ回１略の出力に接続し
たことを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15745882A JPS5947830A (ja) | 1982-09-10 | 1982-09-10 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15745882A JPS5947830A (ja) | 1982-09-10 | 1982-09-10 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5947830A true JPS5947830A (ja) | 1984-03-17 |
Family
ID=15650097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15745882A Pending JPS5947830A (ja) | 1982-09-10 | 1982-09-10 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947830A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2670634A1 (fr) * | 1990-12-14 | 1992-06-19 | Bull Sa | Circuit a seuil. |
| FR2670633A1 (fr) * | 1990-12-14 | 1992-06-19 | Bull Sa | Procede et circuit de declenchement a seuil. |
-
1982
- 1982-09-10 JP JP15745882A patent/JPS5947830A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2670634A1 (fr) * | 1990-12-14 | 1992-06-19 | Bull Sa | Circuit a seuil. |
| FR2670633A1 (fr) * | 1990-12-14 | 1992-06-19 | Bull Sa | Procede et circuit de declenchement a seuil. |
| JPH04275718A (ja) * | 1990-12-14 | 1992-10-01 | Bull Sa | 閾値回路 |
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