JPS5943773B2 - チャネル論理アドレス設定方式 - Google Patents
チャネル論理アドレス設定方式Info
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- JPS5943773B2 JPS5943773B2 JP18355380A JP18355380A JPS5943773B2 JP S5943773 B2 JPS5943773 B2 JP S5943773B2 JP 18355380 A JP18355380 A JP 18355380A JP 18355380 A JP18355380 A JP 18355380A JP S5943773 B2 JPS5943773 B2 JP S5943773B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- logical address
- call mode
- processing unit
- cross call
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は、チャネルに対して二種類の論理アドレスを設
定できるチャネル論理アドレス設定方式に関するもので
ある。
定できるチャネル論理アドレス設定方式に関するもので
ある。
中央処理装置とチャネル処理装置の接続関係が一対一で
、中央処理装置が中央処理装置の物理アドレスに一致す
る論理アドレスを持つチャネル処理装置のみをアクセス
できるチャネル・ノンクロス・コール・モードと、中央
処理装置がチャネル論理アドレスを指定してシステム内
の全てのチャネル処理装置をアクセスできるチャネル・
クロス・５ コール・モードとを持つシステムは、０５
のｉＰＬ時にはノンクロス・コール・モードで動作し、
０５ローディング後はクロス・コール・モードで動作す
る場合があり、従来は、チャネル論理アドレスが両モー
ドで共通で且つ固定的に使用さ１０れていた。
、中央処理装置が中央処理装置の物理アドレスに一致す
る論理アドレスを持つチャネル処理装置のみをアクセス
できるチャネル・ノンクロス・コール・モードと、中央
処理装置がチャネル論理アドレスを指定してシステム内
の全てのチャネル処理装置をアクセスできるチャネル・
クロス・５ コール・モードとを持つシステムは、０５
のｉＰＬ時にはノンクロス・コール・モードで動作し、
０５ローディング後はクロス・コール・モードで動作す
る場合があり、従来は、チャネル論理アドレスが両モー
ドで共通で且つ固定的に使用さ１０れていた。
第１図はシステムｏ系とシステム１系とを示すものであ
つて、１−０ないし１−３は中央処理装置、２−０と２
−１はマルチ接続ユニット、３−０ないし３−３はチャ
ネル処理装置をそれぞれ示１５している。
つて、１−０ないし１−３は中央処理装置、２−０と２
−１はマルチ接続ユニット、３−０ないし３−３はチャ
ネル処理装置をそれぞれ示１５している。
なお（）内は論理アドレスを示している。図示の例では
、チャネル処理装置３−０、３−１、３−２、３−３に
それぞれＣＨＰ論理アドレス０、１｜２｜３が与えられ
ている。なお、ＣＨＰ論理アドレスとは、チャネル処理
装置の論理アドレス２０のことである。０系で使用して
いる０５を１系で動作させる場合、ＣＰＵ物理アドレス
２、３に一致するＣＨＰ論理アドレス（２）、（３）が
存在するので、ｉＰＬは実行可能であるが、その後クロ
ス・コール・モード２５になると、０系の０５は論理ア
ドレス（０）３（ハのチャネル処理装置をアクセスする
ように構成されているので、論理アドレス（２）３（３
）をもつチャネル処理装置３−２、３−３をアクセスす
ることが出来ない。
、チャネル処理装置３−０、３−１、３−２、３−３に
それぞれＣＨＰ論理アドレス０、１｜２｜３が与えられ
ている。なお、ＣＨＰ論理アドレスとは、チャネル処理
装置の論理アドレス２０のことである。０系で使用して
いる０５を１系で動作させる場合、ＣＰＵ物理アドレス
２、３に一致するＣＨＰ論理アドレス（２）、（３）が
存在するので、ｉＰＬは実行可能であるが、その後クロ
ス・コール・モード２５になると、０系の０５は論理ア
ドレス（０）３（ハのチャネル処理装置をアクセスする
ように構成されているので、論理アドレス（２）３（３
）をもつチャネル処理装置３−２、３−３をアクセスす
ることが出来ない。
逆にチャネル処理装置３−２、３−３のそ３０れぞれに
論理アドレス（０）、（ハを与えると、中央処理装置１
−２、１−３の物理アドレスに一致する論理アドレスを
もつチャネル処理装置が存在しなくなるので、ｉＰＬを
行うことが出来ない。本発明は、上記の考察に基づくも
のであつて、３５−方のシステムの０５を他方のシステ
ムにローディングできると共に他方のシステムにおいて
動作可能とするため、チャネル処理装置に対して二種類
の論理アドレスを設定できるようにしたチヤネル論理ア
ドレ又設定方式を提供することを目的としている。
論理アドレス（０）、（ハを与えると、中央処理装置１
−２、１−３の物理アドレスに一致する論理アドレスを
もつチャネル処理装置が存在しなくなるので、ｉＰＬを
行うことが出来ない。本発明は、上記の考察に基づくも
のであつて、３５−方のシステムの０５を他方のシステ
ムにローディングできると共に他方のシステムにおいて
動作可能とするため、チャネル処理装置に対して二種類
の論理アドレスを設定できるようにしたチヤネル論理ア
ドレ又設定方式を提供することを目的としている。
そしてそのため、本発明のチヤネル論理アドレス設定方
式は、中央処理装置がアクセス可能な一台のチヤネル処
理装置と接続されるノンクロス・コール・モードと、ア
クセス可能な複数台のチヤネル処理装置と接続されるチ
ヤネル・クロス・コール・モードを持ち、かつ上記各装
置の状態を検出し又は状態を設定するサービス・プロセ
ツサを有する情報処理システムにおいて、上記チヤネル
処理装置に対してノンクロス・コール・モード時の論理
アドレスと、クロス・コール・モード時の論理アドレス
を用意し、上記中央処理装置でモードが変更されたこと
を上記サービス・プロセツサが検出するとそのモードに
対応する論理アドレスをチヤネル処理装置に与えるよう
にしたことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。第２図は本発明の原理を説明
する図、第３図は本発明が適用される計算機システムの
構成を示す図、第４図は構成制御レジスタの構成を示す
図、第５図はＬＯＡＤＦＣＲ命令の形式を示す図、第６
図はチヤネル論理アドレスを説明する図、第７図は本発
明の処理を説明するフローチヤートである。
式は、中央処理装置がアクセス可能な一台のチヤネル処
理装置と接続されるノンクロス・コール・モードと、ア
クセス可能な複数台のチヤネル処理装置と接続されるチ
ヤネル・クロス・コール・モードを持ち、かつ上記各装
置の状態を検出し又は状態を設定するサービス・プロセ
ツサを有する情報処理システムにおいて、上記チヤネル
処理装置に対してノンクロス・コール・モード時の論理
アドレスと、クロス・コール・モード時の論理アドレス
を用意し、上記中央処理装置でモードが変更されたこと
を上記サービス・プロセツサが検出するとそのモードに
対応する論理アドレスをチヤネル処理装置に与えるよう
にしたことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。第２図は本発明の原理を説明
する図、第３図は本発明が適用される計算機システムの
構成を示す図、第４図は構成制御レジスタの構成を示す
図、第５図はＬＯＡＤＦＣＲ命令の形式を示す図、第６
図はチヤネル論理アドレスを説明する図、第７図は本発
明の処理を説明するフローチヤートである。
第２図は本発明の原理を説明する図である。
第２図においてＦＣＡは浮動チヤネル・アドレス・レジ
スタを示している。システムＯ系の０Ｓをシステム１系
で動作させる場合には、ノンクロス・コール・モード時
のＣＨＰ論理アドレスとして（２），（３）を準備し、
クロス・コール・モード時のＣＨＰ論理アドレスとして
（０），（１）を用意する。そして、ノンクロス・コー
ルＯモード時はチヤネル処理装置３−２，３−３に対し
てそれぞれＣＨＰ論理アドレス（２），（３）を与え、
クロス・コール・モード時にはチヤネル処理装置３−２
，３−３に対してＣＨＰ論理アドレス（０），（１）を
与える。図示の例ではＣＨＰ論理アドレス（２），（３
）を浮動チヤネル・アドレス・レジスタＦＣＡに設定す
ると、チヤネル処理装置３−２，３−３に対してそれぞ
れＣＨＰ論理アドレス（２），（３）が与えられ、ＣＨ
Ｐ論理アドレス（０），（１）を浮動チヤネル・アドレ
ス・レジスタＦＣＡにセツトすると、チヤネル処理装置
３−２，３−３に対してＣＨＰ論理アドレス（０），（
１）が与えられる。第３図は、本発明が適用される計算
機システムの構成を示すものである。
スタを示している。システムＯ系の０Ｓをシステム１系
で動作させる場合には、ノンクロス・コール・モード時
のＣＨＰ論理アドレスとして（２），（３）を準備し、
クロス・コール・モード時のＣＨＰ論理アドレスとして
（０），（１）を用意する。そして、ノンクロス・コー
ルＯモード時はチヤネル処理装置３−２，３−３に対し
てそれぞれＣＨＰ論理アドレス（２），（３）を与え、
クロス・コール・モード時にはチヤネル処理装置３−２
，３−３に対してＣＨＰ論理アドレス（０），（１）を
与える。図示の例ではＣＨＰ論理アドレス（２），（３
）を浮動チヤネル・アドレス・レジスタＦＣＡに設定す
ると、チヤネル処理装置３−２，３−３に対してそれぞ
れＣＨＰ論理アドレス（２），（３）が与えられ、ＣＨ
Ｐ論理アドレス（０），（１）を浮動チヤネル・アドレ
ス・レジスタＦＣＡにセツトすると、チヤネル処理装置
３−２，３−３に対してＣＨＰ論理アドレス（０），（
１）が与えられる。第３図は、本発明が適用される計算
機システムの構成を示すものである。
第３図において、４はサービス・プロセツサ、５はフイ
ーチヤ制御レジスタ（ＦｅａｔｕｒｅＣＯｎｔｒＯｌＲ
ｅｇｉｓｔｅｒ）、６は構成制御レジスタをそれぞれ示
している。なお、第１図と同一符号は同一物を示してい
る。フイーチヤ制御レジスタ５の或る１ビツトにチヤネ
ル・クロス・コール・モードのビツトが定義される。０
Ｎであればクロス・コール・モード、０ＦＦならばノン
クロス・コール・モードである。
ーチヤ制御レジスタ（ＦｅａｔｕｒｅＣＯｎｔｒＯｌＲ
ｅｇｉｓｔｅｒ）、６は構成制御レジスタをそれぞれ示
している。なお、第１図と同一符号は同一物を示してい
る。フイーチヤ制御レジスタ５の或る１ビツトにチヤネ
ル・クロス・コール・モードのビツトが定義される。０
Ｎであればクロス・コール・モード、０ＦＦならばノン
クロス・コール・モードである。
構成制御レジスタ６は、第４図に示すような構成を有し
ており、ＣＨＰ論理アドレスを保持するものである。第
４図において、ビツト８と９には物理機番０のチヤネル
処理装置に対するＣＨＰ論理アドレスが保持され、ビツ
ト１０と１１には物理機番１のチヤネル処理装置に対す
るＣＨＰ論理アドレスが保持され、ビツト１２と１３に
は物理機番２のチヤネル処理装置に対するＣＨＰ論理ア
ドレスが保持され、ビツト１４と１５には物理機番３の
チヤネル処理装置に対するＣＨＰ論理アドレスが保持さ
れる。フイーチヤ制御レジスタ５のデータはＬＯＡＤＦ
ＣＲ命令によつて設定される。第５図は、ＬＯＡＤＦＣ
Ｒ命令の形式を示すものであつて、この命令が実行され
ると、ベース・レジスタＢ２の内容とデイスプレイスメ
ントＤ２を加算したアドレスのデータがフイーチヤ制御
レジスタ５にセツトされる。さきに述べたように、チヤ
ネル・ノンクロス・コール・モードでは各中央処理装置
は、中央処理装置自身の物理アドレスに一致する論理ア
ドレスのチヤネル処理装置をアクセスする。各チヤネル
処理装置は、１６台のチヤネルを制御する。ノンクロス
・コール・モード時のチヤネル・アドレスは、いずれの
中央処理装置においても＃０ないし＃１５であり、チヤ
ネル処理装置内のチヤネル・アドレスがそのま＼チヤネ
ル・アドレスとなる。クロス・コール・モード時では、
第６図に示すように、ＣＨＰ論理アドレスのビツトがＣ
ＨＰ内チヤネル・アドレス４ビツトの上位に付加され、
合計６ビツトがシステムを通してのチヤネル・アドレス
となる。本発明の動作を第３図および第７図を参照しつ
つ説明する。
ており、ＣＨＰ論理アドレスを保持するものである。第
４図において、ビツト８と９には物理機番０のチヤネル
処理装置に対するＣＨＰ論理アドレスが保持され、ビツ
ト１０と１１には物理機番１のチヤネル処理装置に対す
るＣＨＰ論理アドレスが保持され、ビツト１２と１３に
は物理機番２のチヤネル処理装置に対するＣＨＰ論理ア
ドレスが保持され、ビツト１４と１５には物理機番３の
チヤネル処理装置に対するＣＨＰ論理アドレスが保持さ
れる。フイーチヤ制御レジスタ５のデータはＬＯＡＤＦ
ＣＲ命令によつて設定される。第５図は、ＬＯＡＤＦＣ
Ｒ命令の形式を示すものであつて、この命令が実行され
ると、ベース・レジスタＢ２の内容とデイスプレイスメ
ントＤ２を加算したアドレスのデータがフイーチヤ制御
レジスタ５にセツトされる。さきに述べたように、チヤ
ネル・ノンクロス・コール・モードでは各中央処理装置
は、中央処理装置自身の物理アドレスに一致する論理ア
ドレスのチヤネル処理装置をアクセスする。各チヤネル
処理装置は、１６台のチヤネルを制御する。ノンクロス
・コール・モード時のチヤネル・アドレスは、いずれの
中央処理装置においても＃０ないし＃１５であり、チヤ
ネル処理装置内のチヤネル・アドレスがそのま＼チヤネ
ル・アドレスとなる。クロス・コール・モード時では、
第６図に示すように、ＣＨＰ論理アドレスのビツトがＣ
ＨＰ内チヤネル・アドレス４ビツトの上位に付加され、
合計６ビツトがシステムを通してのチヤネル・アドレス
となる。本発明の動作を第３図および第７図を参照しつ
つ説明する。
中央処理装置１−０がＬＯＡＤＦＣＲ命令を実行すると
、フイーチヤ制御レジス夕５に所定のデータがセツトさ
れ、しかる後に中央処理装置１−０は停止する。ＬＯＡ
ＤＦＣＲ命令が実行されたことは、割込みで以てサービ
ス・プロセツサ４に通知される。割込みを受付けると、
サービス・プロセツサはフイーチヤ制御レジスタ５の内
容を読取り、チヤネル・クロス・コール・モードである
か否かを調べる。Ｙｅｓの場合にはサービス・プロセツ
サ４は予め定められているクロス・コール・モード用Ｃ
ＨＰ論理アドレスを構成制御レジスタ６にセツトし、Ｎ
Ｏの場合には予め定められているノンクロス・コール・
モード用ＣＨＰ論理アドレスを構成制御レジスタ６にセ
ツトする。構成制御レジスタ６に必要なデータをセツト
した後、サービス・プロセツサ４は、中央処理装置１−
０をスタートさせる処理を行う。中央処理装置１−０は
動作状態になると、次の命令を実行する。以上の説明か
ら明らかなように、本発明によれば、或るシステムの０
Ｓを他系からＩＰＬできると共に、他系で動作させるこ
とが可能となる。
、フイーチヤ制御レジス夕５に所定のデータがセツトさ
れ、しかる後に中央処理装置１−０は停止する。ＬＯＡ
ＤＦＣＲ命令が実行されたことは、割込みで以てサービ
ス・プロセツサ４に通知される。割込みを受付けると、
サービス・プロセツサはフイーチヤ制御レジスタ５の内
容を読取り、チヤネル・クロス・コール・モードである
か否かを調べる。Ｙｅｓの場合にはサービス・プロセツ
サ４は予め定められているクロス・コール・モード用Ｃ
ＨＰ論理アドレスを構成制御レジスタ６にセツトし、Ｎ
Ｏの場合には予め定められているノンクロス・コール・
モード用ＣＨＰ論理アドレスを構成制御レジスタ６にセ
ツトする。構成制御レジスタ６に必要なデータをセツト
した後、サービス・プロセツサ４は、中央処理装置１−
０をスタートさせる処理を行う。中央処理装置１−０は
動作状態になると、次の命令を実行する。以上の説明か
ら明らかなように、本発明によれば、或るシステムの０
Ｓを他系からＩＰＬできると共に、他系で動作させるこ
とが可能となる。
第１図はシステム０系とシステム１系を示す図、第２図
は本発明の原理を説明する図、第３図は本発明が適用さ
れる計算機システムの構成を示す図、第４図は構成制・
御レジスタの構成を示す図、第５図はＬＯＡＤＦＣＲ命
令の形式を示す図、第６図はチヤネル論理アドレスを説
明する図、第７図は本発明の処理を説明するフローチヤ
ート。 １−０，１−３・・・・・・中央処理装置、２−０，２
一１・・・・・・マルチ接続ユニツト、３−０，３−３
・・・・・・チヤネル処理装置、（ニ）内・・・・・・
論理アドレス、４・・・・・・サービス・プロセツサ、
５・・・・・・フイーチヤ制御レジスタ（Ｆｅａｔｕｒ
ｅＣＯｎｔｒＯｌＲｅｇｉｓｔｅｒ）、６・・・・・・
構成制御レジスタ。
は本発明の原理を説明する図、第３図は本発明が適用さ
れる計算機システムの構成を示す図、第４図は構成制・
御レジスタの構成を示す図、第５図はＬＯＡＤＦＣＲ命
令の形式を示す図、第６図はチヤネル論理アドレスを説
明する図、第７図は本発明の処理を説明するフローチヤ
ート。 １−０，１−３・・・・・・中央処理装置、２−０，２
一１・・・・・・マルチ接続ユニツト、３−０，３−３
・・・・・・チヤネル処理装置、（ニ）内・・・・・・
論理アドレス、４・・・・・・サービス・プロセツサ、
５・・・・・・フイーチヤ制御レジスタ（Ｆｅａｔｕｒ
ｅＣＯｎｔｒＯｌＲｅｇｉｓｔｅｒ）、６・・・・・・
構成制御レジスタ。
Claims (1)
- １ 中央処理装置がアクセス可能な一台のチャネル処理
装置と接続されるノンクロス・コール・モードと、アク
セス可能な複数台のチャネル処理装置と接続されるチャ
ネル・クロス・コール・モードを持ち、かつ上記各装置
の状態を検出し又は状態を設定するサービス・プロセッ
サを有する情報処理システムにおいて、上記チャネル処
理装置に対してノンクロス・コール・モード時の論理ア
ドレスと、クロス・コール・モード時の論理アドレスを
用意し、上記中央処理装置でモードが変更されたことを
上記サービス・プロセッサが検出するとそのモードに対
応する論理アドレスをチャネル処理装置に与えるように
したことを特徴とするチャネル論理アドレス設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18355380A JPS5943773B2 (ja) | 1980-12-24 | 1980-12-24 | チャネル論理アドレス設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18355380A JPS5943773B2 (ja) | 1980-12-24 | 1980-12-24 | チャネル論理アドレス設定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106935A JPS57106935A (en) | 1982-07-03 |
| JPS5943773B2 true JPS5943773B2 (ja) | 1984-10-24 |
Family
ID=16137812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18355380A Expired JPS5943773B2 (ja) | 1980-12-24 | 1980-12-24 | チャネル論理アドレス設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943773B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4876255B2 (ja) * | 2006-11-21 | 2012-02-15 | 国立大学法人静岡大学 | 低密度木材を活用できる木質構造材を用いた接続構造、並びにこの接続構造を用いた構造体、並びにこの接続構造の形成方法 |
-
1980
- 1980-12-24 JP JP18355380A patent/JPS5943773B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57106935A (en) | 1982-07-03 |
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