JPS5943577A - メモリ装置 - Google Patents

メモリ装置

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JPS5943577A
JPS5943577A JP58136921A JP13692183A JPS5943577A JP S5943577 A JPS5943577 A JP S5943577A JP 58136921 A JP58136921 A JP 58136921A JP 13692183 A JP13692183 A JP 13692183A JP S5943577 A JPS5943577 A JP S5943577A
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    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は第一導電型の半導体材料の半導体本体と、該半
導体本体中で第一チヤネル領域によつて離間されている
第二導電型の第一及び第二領域と、該第一チヤネル領域
の上側に存在するフローテイングゲートと、該フローテ
イングゲートを前記第一チヤネル領域から分離し及び該
第一チヤネル領域の一部分の上側に存在する部分であつ
て残りの部分よりも薄い当該部分を有する第一絶縁層と
、前記フローテイングゲートの上側に存在する制御ゲー
トと、該制御ゲートを前記フローテイングゲートから分
離する前記第一絶縁層の薄い部分よりも厚い第二絶縁層
とを具えるメモリ装置に関する。
制御電極と半導体本体との間にフローテイングゲートを
電気的に絶縁して設けて構成される金属酸化物半導体（
ＭＯＳ）メモリ装置が知られている。この装置によれば
、フローテイングゲートと半導体本体との間に正しい極
性で充分に高い電界が誘起すると、電荷キヤリアが薄い
絶縁層を半導体本体からフローテイングゲートへと通り
抜け、この装置を一方の２値状態にフログラムすること
ができる。フローテイングゲートと半導体との間に反対
極性の電界を誘起することによつて、電荷キヤリアをフ
ローテイングゲートから除失しデータを消失するか又は
この装置を他方の２値状態に反転させることが出来る。
フローテイングゲートとトンネリング（ｔｕｎｎｅ−ｌ
ｉｎｇ）酸化物とを採用しているＭＯＳ型のプログラム
ブル読み取り専用メモリ（ＥＰＲＯＭ）については米国
特許４２０３１５８に開示されている。このタイプの装
置のフローテイングゲートは外部からの電気的に絶縁さ
れているので、プログラミング及び消失電圧をアクセス
可能な制御ゲートと基板との間に供給し、トンネリング
電界をフローテイングゲートと基板との間の容量結合を
介して誘起する。このフローテイングゲートと関連する
容量は２個あり、一方はフローテイングゲートと基板と
の間の容量であり、他方はフローテイングゲートと制御
ゲートとの間の容量である。これら２個の容量は分圧器
を形成し、この分圧器の端子間に印加された電圧は容量
に反比例して分圧される。
２０Ｖ付近での適度に低い供給電圧でトンネリング作用
を有効に行わせるために、フローテイングゲートと基板
との間のトンネリング酸化物を著しく薄くし、例えば、
約１００Åかそれ以下であつてかつフローテイングゲー
トと制御ゲートとの間の酸化物の厚さの約１０分の１と
する必要がある。両ゲートが同一面積（領域）を有する
場合には、誘起電界のほとんどはゲート間の厚い酸化物
を横切つて形成され、電界が必要とされるトンネリング
酸化物の両端間には非常にわずかの電界しか現われない
。プログラムモードでトンネリング作用を行わせるため
には、制御ゲートとフローテイングゲートとが重量した
領域をトンネリング領域よりも著しく大きくしなければ
ならない。重量領域の大きさを２個の酸化物の、大きな
厚さの比を丁度補償するために要する領域よりも大きく
する必要がある。上述した例では、重量領域をトンネリ
ング酸化物の領域の約１５倍とする必要がある。このよ
うに領域を大きくする必要があるため、１６Ｋビット以
上の容量を有するが不当に嵩ばることがない高密度のＥ
ＰＲＯＭを制作するのは困難である。従つて、現在使用
されている比較的低い電圧でプログラムしかつ消失した
りすることの出来る、縮小寸法の新しいＥＥＰＲＯＭを
設計する要求が著しく高まつている。
本発明の目的は高容量でしかも物理的寸法の小さいメモ
リ装置を提供するにある。
従つて、この目的の達成を図るため、本発明によれば、
第１導電型の半導体材料から成る本体に第二導電型から
成り互いに第一チヤネル領域によつて離間された第一及
び第二領域を設ける。この本体中で第三領域を第二２チ
ヤネル領域によつて第二領域から離間させる。フローテ
イングゲートを第一および第二チヤネル領域の両者の上
側に位置させる。第一絶縁層によつて、フローテイング
ゲートを第一および第二チヤネル領域から分離する。
この第一絶縁層の一部分を第一チヤネル領域の、残りの
部分よりも薄い部分の上側に位置させる。
この薄い絶縁層部分はフローテイングゲートと半導体本
体との間で電荷の通り抜けが出来るための窓を構成する
。制御電極をフローテイングゲートの上側に設け、これ
を第一絶縁層に部分よりもさらに薄い第二絶縁層によつ
てフローテイングゲートから分離する。
第一および第二チヤネル領域の表面には第一導電型の不
純物を追加して添加し、フローテイングゲートには第一
導電型の不純物を添加して、これらが相まつて作用して
第一及び第二チヤネル領域の無損傷状態のしきい値を高
める。フローテイングゲートと制御電極の領域、及び、
第一及び第二絶縁層の厚さは、プログラミング電圧が制
御ゲートと半導体本体との間に印加された時第一反転層
が第一チヤネル領域中に生ぜしめられるように、釣り合
いをとり、よつてフローテイングゲートと制御電極との
間の容量をフローテイングゲートと半導体との間の容量
に実質的に等しくする。このようにして絶縁層部分を横
切つて生じせしめられた電界はこの絶縁層を経てフロー
テイングゲートとにたる意味のあるトンネリング作用を
生じるほどには充分ではなく、フローテイングゲート電
圧は変化せず、装置のしきい値電圧は無損傷状態から変
化しない。
しかしながら、反対極性の消去電圧を制御ゲートと第二
導電型の第一領域例えばドレイン領域との間に印加する
と、第一チヤネル領域中には反転層は生ぜず、フローテ
イングゲートと半導体本体との間の容量はフローテイン
グゲートが部分的に重複している小さな側部拡散領域に
限定されているような容量にすぎない。従つて、フロー
テイングゲートは消去電圧のほんの一部分を受取るにす
ぎないが、薄い絶縁層を横切つて大きな電圧差が生じか
つ大きな電界が生じる。この大きな電界はフローテイン
グゲートからドレイン領域へのトンネリング現象を生じ
るのに充分であり、よつてフローテイングゲートを一層
正の電圧へと高め、しきい値電圧を負の値にもたらす。
以下、図面により本発明の実施例につき説明する。
第１図及び第２図は電気的に消去可能な読取専用メモリ
（ＥＥＰＲＯＭ）セルを夫々示す上面図及び断面図であ
る。単結晶半導体材料、例えば、珪素の半導体本体又は
基板８に活性領域１０を設け、その周囲をフイールド酸
化物１２の領域で囲む。このフイルード酸化物１２と活
性領域１０との間の境界を二本の実線１４及び１６で示
す。図示の実施例では、セルを■Ｎチヤル型すなわち第
一導電型装置とする。基板１０の上側表面内に第二導電
型の領域を横方向に分離して数個設ける。
第二導電型の第一領域１８と第二領域２０とを第一チン
ネル領域２２によつて離間する。第二導電型の第三領域
２４を第二チヤネル領域２６によつて離間する。第二導
電型の第四領域を第三チヤネル領域３０によつて第一領
域１８から離間する。
これら全ての領域１８，２０，２４，２８を不純物多量
添加Ｎ導電型領域とし、図中Ｎ＋のように示す。３個の
チヤネル領域２２，２６，３０を共通の直線軸に沿つて
縦方向に並べる。
矩形環状のフローテイングゲート３２は第一及び第二チ
ヤネル領域２２及び２６の両者の上側に夫々位置してい
る。フローテイングゲート３２を薄い酸化物領域３４に
よつて第一チヤネル領域２２の一部分から分離すると共
に厚い酸化物層３６によつて第一チヤネル領域の残部か
ら分離する。この薄い酸化物領域３４を７０〜１０００
Åの厚さとする。酸化物層３６と同じ厚さの厚い酸化物
層３８によつてフローテイングゲート３２を第二チヤネ
ル領域２６から分離する。環状フローテイングゲート３
２は第一及び第二チヤネル領域２２及び２６の幅全体に
わたつて延在していると共に、部分的に第１図に示すよ
うに、フイールド酸化物１２上にも延在している。
制御ゲート４０はフローテイングゲート３２の上側に位
置しており、このゲート４０は、フローテイングゲート
３２内の矩形状開口部（又は穴又は窓）と一致せず第二
領域２０の上側に同様な矩形状開口部４２を有している
。この制御電極４０は図示されていない他の同様なセル
へと垂直方向の両方向に延在している。この制御ゲート
４０を熱成長された二酸化珪素のような絶縁層４４によ
つてフローテイングゲートから分離する。この絶縁層４
４の厚さを約８００Åとする。
選択ゲート４６を第三チヤネル領域３０の上側に延在さ
せる。この選択ゲート４６は第三チヤネル領域３０の幅
全体にわたつて延在すると共に制御電極４０と平行に他
のセルへと両方向に伸びている。この選択ゲート４６を
熱二酸化珪素のような絶縁物４８によつて第三チヤネル
領域３０から分離する。絶縁層４８の厚さを約７００Å
とする。
選択ゲート４６及び、第三チヤネル領域３０によつて分
離されている、Ｎ＋領域１８及び２８はメモリセル選択
用の選択トランジスタを形成する。
Ｎ＋領域２８をビットラインと称し、選択ゲート４６を
選択ライン又はワードラインと称する。
制御ゲート４０及び選択ゲート４６を多結晶珪素を以つ
て形成してこれらにＮ型又はＰ型の不純物添加を行つて
導電体とし得る。フローテイングゲート３２を多結晶珪
素を以つて形成してこれに基板１０と同様に硼素のよう
にＰ型不純物を添加する。第一及び第二チヤネル領域２
２及び２６には硼素又はこれに類似するＰ型不純物添加
を追加して行なう。これには追加の注入を行うことも出
来る。このチヤネル領域２２及び２６並びにフローテイ
ングゲート３２のＰ型不純物添加はメモリセルの無損傷
状態（ｖｉｒｇｉｎ ｓｔａｔｅ）のしきい値電圧を上
昇するように作用する。メモリセルのこの無損傷状態の
しきい値電圧を少なくとも正の３又は４Ｖにすべきであ
る。この無損傷状態のしきい値電圧は、トンネリング（
又はトンエル効果）のよつてフローテイングゲート３２
上に生ぜしめられる電荷が存在しない場合には、チヤネ
ル２６を反転せしめるために制御電極４０に供給出来る
最小電圧である。勿論、チヤネル領域２２は酸化物領域
３４が薄いため低い無損傷状態のしきい値を有している
。
典型例すなわち米国特許第４２０３１５８に例示されて
いる従来装置においては、フローテイングゲート及び制
御ゲート間の容量と、フローテイングゲート及び基板間
の容量との比を１より大きくし例えば２．５とする。こ
のようにするには、制御ゲート及びフローテイングゲー
ト間の連なつている領域を薄いトンネリング酸化物の領
域の約３０倍大きくする。無損傷しきい値電圧を正の１
または２Ｖとし得る。従つて、制御電極に正の２０Ｖを
印加してセルをプログラミングする場合には、フローテ
イングゲートは１４Ｖを受け取り、この電圧は１００Å
の酸化物を通るトンネリング作用に必要な１０Ｖよりも
実質的に高い電圧である。その結果、電子が基板からフ
ローテイングゲートへとトンネル効果で通り抜けてフロ
ーテイングゲートを負に帯電させ、よつてメモリセルの
しきい値電圧を例えば正の約７Ｖの値にする。消失動作
時には、この制御ゲート及び基板間に反対極性の電圧を
印加してフローテイングゲートから基板へと逆方向のト
ンネル効果をもたらし、このフローテイングゲートを正
に帯電したままにしてしきい値電圧を負の値例えば−５
Ｖに下げる。このフローテイングゲートから基板へ向う
トンネリングバツクを妨げるような空気層が薄い酸化物
の下側に形成されるのを回避するため、従来装置ではト
ンネリング酸化物の下側に硼素又は他のＮ型ドーパント
を注入している。この注入により消失期間中のトンネル
効果を助長する。
これに対し、本発明によればトンネリング酸化物の下側
に硼素又はＮ型注入を行わないが、その代わりに基板と
同じ導電型の、硼素のような反対導電型のドーパントを
添加する。その上さらに、フローテイングゲートに同様
な硼素又はＰ型ドーパントを添加する。これらの不純物
添加により、メモリセルの無損傷状態のしきい値電圧が
従来装置における通常のしきい値圧よりも高くなる。本
発明によるメモリセルの無損傷状態のしきい値電圧は少
なくとも３Ｖであり好ましくは約４Ｖである。または、
制御ゲート及びフローテイングゲート間の重畳している
領域であつて、これら間の酸化物の領域でもある当該領
域は従来装置に存在する領域の二分の一であり、この領
域はトンネリング酸化物の領域の１５倍にすぎない。従
つて、この中間の酸化物の厚さを薄いトンネリング酸化
物の厚さの約７．５〜１０倍であるすると、関連する２
個の容量の比は約一とする。すなわち、フローテイング
ゲートと制御ゲートとの間の容量はフローテイングゲー
トと基板との間の容量にほぼ等しい。
次に第１図及び第２図のメモリ装置の動作につき第３図
のグラフを用いて説明する。メモリ装置をプログラミン
グするため、正の２０Ｖの電圧を制御ゲート４０に印加
し、基板１０を接地する。
容量比は１であるので、フローテイングゲート３２上に
は１０Ｖの電圧が誘起される。このフローテイングゲー
ト３２の１０Ｖの電圧は薄い酸化物層３４の下側の第一
チヤネル領域２２を反転せしめるのに十分であるが、フ
ローテイングゲート３２に電子をトンネリングさせて有
効的になさせしめるには不十分である。このフローテイ
ング電圧ゲート３２はほとんど或いは全く変化せず、メ
モリ装置のしきい値電圧は同じ電圧を維持する。
尚、例えばプログラミング前のメモリセルの状態が無損
傷状態であるとすると、このしきい値電圧は４Ｖの無損
傷状態のしきい値電圧である。第３図に示すしきい値電
圧ＶＴはプログラミング期間（期間Ｐ１で示す）中では
無損傷しきい値電圧Ｖ０に等しい４Ｖの値で平らな状態
となつている。
メモリセルの消失を行うため、ドレイン領域１８に正の
１６Ｖの電圧を印加し、制御ゲート４０を接地電位に保
持する。従つて、消去モード期間中は反対極性の電圧を
印加する。第一領域であるドレイン領域１８に正の１６
Ｖの電圧が印加されると、チヤネル領域２２は反転せず
にその代わり空気化される。反転層が無いので、フロー
テイングゲート３２と基板１０との間の有効容量は単に
フローテイングゲート３２とドレン領域１８との間の容
量であるにすぎず、この容量はＮ＋ドレイン領域１８の
側方拡散の領域に限定されると共にその幅の大きさは０
．３μｍにすぎない。その結果、容量比は著しく大きい
値となる。すなわち、フローテイングゲート３２と制御
ゲート４０との間の容量はフローテイングゲート３２と
ドレイン領域１８との間の容量よりも遥かに大である。
これがため、電圧は、その大部分がフローテイングゲー
ト３２とドレイン領域１８との間の小さい容量間に誘起
されるように分圧される。正のほんの３Ｖまたはその程
度の電圧がフローテイングゲート３２に現われ、電圧差
を１３Ｖとする。この１３Ｖという電圧はフローテイン
グゲート３２からドレイン領域１８への有効トンネリン
グ作用を生ぜしめるに十分である。フローテイングゲー
ト３２から電子を除去することにより、フローテイング
ゲート３２の電位を正に高め、しきい値電圧を減少すな
わちさらに負の方向にもたらす。従つて、この例では、
第３図の期間Ｅに示すように、メモリセルのしきい値電
圧ＶＴだけ低下してマイナス２Ｖになる。
メモリセルを再プログランミングする場合には、基板１
０を接地し制御ゲート電圧を再び高くして正の２０Ｖに
する。フローテイングゲートの＋３Ｖ分の電荷によつて
このフローテイングゲート電圧を＋１３Ｖに上昇させ、
よつてゲートに電子をトンネリングせしめてフローテイ
ングゲート中の正の電荷を相殺せしめるので、しきい値
電圧ＶＴは再び上昇しＬ期間Ｐ２においては前と同様な
、無損傷状態のしきい値電圧に等しい電圧レベルになる
。
制御ゲートとフローテイングゲートとの間の重なり合つ
ている領域を低減させることにより、トンネリング酸化
物の領域に対するこの重なり合つている領域の比の値を
低減することにより、プログラミングの際中にはほとん
ど又は全くトンネリング作用が生じない程度にまで容量
比を減少させる。しかしながら、消失期間には、基板と
制御ゲートとの間に印加される反対極性の電圧によつて
フローテイングゲートからドレイン領域１８への著しく
有効的なトンネリング作用を生ぜしめる程度にまで有効
容量比を低減させる。チヤネル領域及びフローテイング
ゲートに適当にドーピングすなわち不純物添加を行つて
無損傷状態の高い電圧を得ることにより、プログラミン
グ期間にトンネリング作用が存在しないにもかかわらず
、プログラミング時と消去時との間のしきい値電圧差で
あるしきい値電圧の窓を十分高く維持する。制御ゲート
とフローテイングゲートとの間に重なり合つた領域を低
減することにより、３２Ｋビット以上の記憶容量を有す
るＥＥＰＲＯＭＳの寸法を縮小することが可能となる。
【図面の簡単な説明】
第１図は本発明によるメモリセルを示す上面図、第２図
はメモリセルの断面を示す断面図、第３図はプログラム
モードＰおよび消去モードＥの各期間中におけるメモリ
セルしきい値電圧の変化を時間ｔの関数として示す曲線
図である。 ８・・・半導体本体（または基板） １０・・・活性領域　　　１２・・・フイールド酸化物
１４，１６・・・境界　　１８・・・第一領域２０・・
・第二領域　　　２２・・・第一チヤネル領域２４・・
・第三領域　　　２６・・・第二チヤネル領域２８・・
・第四領域　　　３０・・・第三チヤネル領域３２・・
・フローテイングゲート ３４・・・薄い酸化物領域 ３６，３８・・・厚い酸化物領域 ４０・・・領域ゲート　　４２・・・開口部４４，４８
・・・絶縁層　４６・・・選択ゲート。

Claims (6)

    【特許請求の範囲】
  1. １．第一導電型の半導体材料の半導体本体と、該半導体
    本体中で第一チヤネル領域によつて離間されている第二
    導電型の第一及び第二領域と、該第一チヤネル領域の上
    側に存在するフローテイングゲートと、該フローテイン
    グゲートを前記第一チヤネル領域から分離し及び該第一
    チヤネル領域の一部分の上側に存在する部分であつて残
    りの部分よりも薄い当該部分を有する第一絶縁層と、前
    記フローテイングゲートの上側に存在する制御ゲートと
    、該制御ゲートを前記フローテイングゲートから分離す
    る前記第一絶縁層の薄い部分よりも厚い第二絶縁層とを
    具えるメモリ装置において、前記半導体本体中に第二チ
    ヤネル領域によつて前記第二領域から離間させた第二導
    電型の第三領域を設けてあり、該第二チヤネル領域を前
    記第一絶縁層によつて被覆してあり、前記フローテイン
    グゲートを前記第二チヤネル領域の上側に位置させると
    共に、該第二チヤネル領域から前記第一絶縁層によつて
    分離してあり、前記第一及び第二チヤネル領域には第一
    導電型の追加の表面不純物添加を行つてあり、前記フロ
    ーテイングゲートには前記第一及び第二チヤネル領域の
    無損傷状態のしきい値電圧を高めるため第一導電型の不
    純物添加を行つてあり、前記フローテイングゲート及び
    前記制御ゲートの領域及び前記第一及び第二絶縁層の厚
    さを、プログラミング電圧が前記制御ゲート及び前記半
    導体本体間に印加された時、前記フローテイングゲート
    及び前記制御ゲート間の容量が誤フローテイングゲート
    及び前記半導体本体間の容量に実質的に等しくなり、か
    つ、反対極性の消去電圧が前記制御ゲート及び前記半導
    体本体間に印加された時、前記フローテイングゲート及
    び該半導体本体間の有効容量が該フローテイングゲート
    及び前記制御ゲート間の容量よりも実質的に小さくなる
    ように、規定して成ることを特徴とするメモリ装置。
  2. ２．さらに、前記半導体本体中で第三チヤネル領域によ
    つて前記第一領域から離間されている第二導電型の第四
    領域と、選択ゲートと、該選択ゲートを前記第三チヤネ
    ル領域から分離する第三絶縁領域とを含み、前記第一及
    び第三領域、前記第三チヤネル領域及び前記選択ゲート
    は前記第一及び第二チヤネル領域と直列の選択トランジ
    スタを構成して成ることを特徴とする特許請求の範囲１
    記載のメモリ装置。
  3. ３．前記第一，第二及び第三チヤネル領域を共通の直線
    軸に沿つて縦方向に並べて成ることを特徴とする特許請
    求の範囲２記載のメモリ装置。
  4. ４．前記フローテイングゲート及び前記制御ゲートを矩
    形環状形状とし、これらゲートに第二導電型の前記第二
    領域の上側に位置する中央の矩形状開口部を形成して成
    ることを特徴とする特許請求の範囲１記載のメモリ装置
    。
  5. ５．前記フローテイングゲートは第二導電型の前記第一
    及び第二領域の側方拡散領域の上側に位置していること
    を特徴とする特許請求の範囲１記載のメモリ装置。
  6. ６．前記第一及び第二チヤネル領域の不純物添加及び前
    記フローテイングゲートの不純物添加は前記第二チヤネ
    ル領域の無損傷状態のしきい値電圧が正の約３〜４Ｖと
    なるように行われていることを特徴とする特許請求の範
    囲１記載のメモリ装置。
JP58136921A 1982-07-30 1983-07-28 メモリ装置 Granted JPS5943577A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/403,694 US4608585A (en) 1982-07-30 1982-07-30 Electrically erasable PROM cell
US403694 1982-07-30

Publications (2)

Publication Number Publication Date
JPS5943577A true JPS5943577A (ja) 1984-03-10
JPS6311784B2 JPS6311784B2 (ja) 1988-03-16

Family

ID=23596673

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