JPS5943098B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5943098B2 JPS5943098B2 JP11046681A JP11046681A JPS5943098B2 JP S5943098 B2 JPS5943098 B2 JP S5943098B2 JP 11046681 A JP11046681 A JP 11046681A JP 11046681 A JP11046681 A JP 11046681A JP S5943098 B2 JPS5943098 B2 JP S5943098B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】
本発明はバイポーラ型半導体装置の製造方法に係り、特
に該バイポラ型半導体装置におけるエミッタ領域とベー
ス領域とを自己整合せしめて形成する方法に関する。
に該バイポラ型半導体装置におけるエミッタ領域とベー
ス領域とを自己整合せしめて形成する方法に関する。
高集積度のバイポーラ型半導体集積回路装置においては
、該集積回路装置を構成するトランジスタに、アイソ・
プレーナ構造等酸化膜分離構造のバイポーラ・トランジ
スタが屡々用いられる。
、該集積回路装置を構成するトランジスタに、アイソ・
プレーナ構造等酸化膜分離構造のバイポーラ・トランジ
スタが屡々用いられる。
このような酸化膜分離構造のバイポーラ・トランジース
タは、素子分離領域、コレクタ・コンタクト領域及びベ
ース領域が一枚のフォト・マスクにより整合形成される
ので、素子を微細化し集積度の向上を図るうえで極めて
有利であるが、この構造においてもエミッタ領域の形成
に用いるエミッタ・コンタクト窓は、ベース領域上の酸
化膜に別途マスク合わせを行つて形成しなければならな
い。従つて上記マスク合わせの誤差のためにエミッタ・
コンタクト窓がベース領域の縁部にかかつて形成された
際には、コレクタＣ−エミッタＥ間のショートが発生し
製造歩留まりが低下する。又該歩留まりの低下を防止す
るためにマスク合わせに充分な寸法余裕をとれば集積度
が低下するという問題がある。そこで上記問題点を除去
するために、エミッタ・コンタクト窓をエッチング手段
によらずに形成する方法として、従来第１図ａに示すよ
うに例えば選択酸化膜１によつて画定表出されたベース
領域２上に多結晶シリコン層３を形成し、該多結晶シリ
コン層３上に、エミッタ・コンタクト窓に対応する窒化
シリコン（Ｓｉ３Ｎ４）パターン４ａ及びベース・コン
タクト窓に対応するＳｉ３Ｎ４パターン４ｂを形成した
後、多結晶シリコン層を選択熱酸化して、第１図ｂに示
すようにベース領域２上に多結晶シリコン酸化膜５を選
択的に形成し、然る後前記Ｓｉ３Ｎ４パターン４ａ及び
４ｂを除去して、第１図ｃに示すようにベース領域２上
に、底部に多結晶シリコン層３が配設されたエミッタ・
コンタクト窓６及びベース・コンタクト窓７を有する多
結晶シリコン酸化膜５を形成する等の方法により、エミ
ッタ・コンタクト窓６の位置ずれに関係なくベース領域
２を画定する選択酸化膜１を完全な状態に保つて、第１
図ｄに示すようにエミッタ・コンタクト窓６から不純物
を選択的に導入して、ベース領域２内にエミッタ領域８
を形成した際の該ベース領域２縁部におけるＣ−Ｅショ
ートを防止していた。
タは、素子分離領域、コレクタ・コンタクト領域及びベ
ース領域が一枚のフォト・マスクにより整合形成される
ので、素子を微細化し集積度の向上を図るうえで極めて
有利であるが、この構造においてもエミッタ領域の形成
に用いるエミッタ・コンタクト窓は、ベース領域上の酸
化膜に別途マスク合わせを行つて形成しなければならな
い。従つて上記マスク合わせの誤差のためにエミッタ・
コンタクト窓がベース領域の縁部にかかつて形成された
際には、コレクタＣ−エミッタＥ間のショートが発生し
製造歩留まりが低下する。又該歩留まりの低下を防止す
るためにマスク合わせに充分な寸法余裕をとれば集積度
が低下するという問題がある。そこで上記問題点を除去
するために、エミッタ・コンタクト窓をエッチング手段
によらずに形成する方法として、従来第１図ａに示すよ
うに例えば選択酸化膜１によつて画定表出されたベース
領域２上に多結晶シリコン層３を形成し、該多結晶シリ
コン層３上に、エミッタ・コンタクト窓に対応する窒化
シリコン（Ｓｉ３Ｎ４）パターン４ａ及びベース・コン
タクト窓に対応するＳｉ３Ｎ４パターン４ｂを形成した
後、多結晶シリコン層を選択熱酸化して、第１図ｂに示
すようにベース領域２上に多結晶シリコン酸化膜５を選
択的に形成し、然る後前記Ｓｉ３Ｎ４パターン４ａ及び
４ｂを除去して、第１図ｃに示すようにベース領域２上
に、底部に多結晶シリコン層３が配設されたエミッタ・
コンタクト窓６及びベース・コンタクト窓７を有する多
結晶シリコン酸化膜５を形成する等の方法により、エミ
ッタ・コンタクト窓６の位置ずれに関係なくベース領域
２を画定する選択酸化膜１を完全な状態に保つて、第１
図ｄに示すようにエミッタ・コンタクト窓６から不純物
を選択的に導入して、ベース領域２内にエミッタ領域８
を形成した際の該ベース領域２縁部におけるＣ−Ｅショ
ートを防止していた。
然し上記従来方法においては、活性領域（ベース領域及
びエミツタ領域）上を覆う多結晶シリコン酸化膜が単結
晶シリコン酸化膜に比べてポーラスで絶縁性に劣るため
に、半導体装置の信頼性が低下するという問題や、多結
晶シリコン層の選択熱酸化を行う際に、活性領域の表面
に結晶欠陥が誘起されて半導体装置の性能が低下すると
いう問題があつた。
びエミツタ領域）上を覆う多結晶シリコン酸化膜が単結
晶シリコン酸化膜に比べてポーラスで絶縁性に劣るため
に、半導体装置の信頼性が低下するという問題や、多結
晶シリコン層の選択熱酸化を行う際に、活性領域の表面
に結晶欠陥が誘起されて半導体装置の性能が低下すると
いう問題があつた。
本発明は上記問題点を除去する目的で、活性領域上を覆
う絶縁膜を単結晶シリコン基体の熱酸化膜で形成するこ
とにより、その絶縁性を向上せしめると同時に活性領域
面に結晶欠陥が誘起されるのを防止し、且つベース領域
とエミツタ領域を自己整合せしめて形成することにより
Ｃ−Ｅ間のシヨートを防止する半導体装置の製造方法を
提供する。
う絶縁膜を単結晶シリコン基体の熱酸化膜で形成するこ
とにより、その絶縁性を向上せしめると同時に活性領域
面に結晶欠陥が誘起されるのを防止し、且つベース領域
とエミツタ領域を自己整合せしめて形成することにより
Ｃ−Ｅ間のシヨートを防止する半導体装置の製造方法を
提供する。
このため本発明によれば、第１導電型を有する半導体基
板上に絶縁層を形成する工程、該絶縁層上に多結晶半導
体層を形成する工程、該多結晶半導体層上に形成された
マスク層をマスクとして、半導体基板中に第２導電型不
純物を導入する工程、前記マスク層と該マスク層の下の
多結晶半導体層を除去する工程、残された多結晶半導体
層の酸化膜をマスクとして、前記絶縁層に開口を形成す
る工程、該開口を通して、半導体基板中に第２導電型不
純物を導入する工程、該開口を通して、前記第２導電型
不純物の導入領域中に、選択的に第１導電型不純物を導
入する工程を有する半導体装置の製造方法が提供される
。
板上に絶縁層を形成する工程、該絶縁層上に多結晶半導
体層を形成する工程、該多結晶半導体層上に形成された
マスク層をマスクとして、半導体基板中に第２導電型不
純物を導入する工程、前記マスク層と該マスク層の下の
多結晶半導体層を除去する工程、残された多結晶半導体
層の酸化膜をマスクとして、前記絶縁層に開口を形成す
る工程、該開口を通して、半導体基板中に第２導電型不
純物を導入する工程、該開口を通して、前記第２導電型
不純物の導入領域中に、選択的に第１導電型不純物を導
入する工程を有する半導体装置の製造方法が提供される
。
以下本発明を一実施例について第２図ａ乃至１に示す工
程断面図を用いて詳細に説明する。
程断面図を用いて詳細に説明する。
本発明の方法においては、例えば酸化膜分離構造のバイ
ポーラ型半導体装置を形成するに際して、先ず図示しな
いが通常行われている選択酸化法により、例えば下層に
Ｎ＋型埋込み層を有するＮ型シリコン基体（エピタキシ
ヤル層）面に、素子間を分離する二酸化シリコン（Ｓｉ
Ｏ２）膜及びコレクタ・コンタクト領域とベース形成領
域を分離画定するＳｉＯ２膜が形成された後、ベース形
成領域に表出されているＮ−型シリコン基体面に対して
選択的に、第２図ａ乃至ｊを用いて下記に説明する一連
の処理がなされる。即ち先ず第２図ａに示すように選択
酸化により形成されたフイールドＳｉＯ２膜１１により
ベース形成領域１２として分離表出されたコレクタ領域
例えばＮ一型シリコン基体１３の表面に、通常の熱酸化
法を用いて例えば１０００〜４０００〔λ〕程度の所望
の厚さを有する第１のＳｉＯ２膜１４を形成し、次いで
該第１のＳｉＯ２膜１４上に通常の化学気相成長（ＣＶ
Ｄ）法を用いて１０００〜２０００〔人〕程度の厚さを
有する第１のノン・ドープ多結晶シリコン層１５を形成
する。
ポーラ型半導体装置を形成するに際して、先ず図示しな
いが通常行われている選択酸化法により、例えば下層に
Ｎ＋型埋込み層を有するＮ型シリコン基体（エピタキシ
ヤル層）面に、素子間を分離する二酸化シリコン（Ｓｉ
Ｏ２）膜及びコレクタ・コンタクト領域とベース形成領
域を分離画定するＳｉＯ２膜が形成された後、ベース形
成領域に表出されているＮ−型シリコン基体面に対して
選択的に、第２図ａ乃至ｊを用いて下記に説明する一連
の処理がなされる。即ち先ず第２図ａに示すように選択
酸化により形成されたフイールドＳｉＯ２膜１１により
ベース形成領域１２として分離表出されたコレクタ領域
例えばＮ一型シリコン基体１３の表面に、通常の熱酸化
法を用いて例えば１０００〜４０００〔λ〕程度の所望
の厚さを有する第１のＳｉＯ２膜１４を形成し、次いで
該第１のＳｉＯ２膜１４上に通常の化学気相成長（ＣＶ
Ｄ）法を用いて１０００〜２０００〔人〕程度の厚さを
有する第１のノン・ドープ多結晶シリコン層１５を形成
する。
次いで通常のフォト・プロセスを用いて第２図ｂに示す
ように前記第１のノン・ドープ多結晶シリコン層１５上
に、エミツタ形成領域及び内部ベース形成領域の上部を
覆うフオト・レジスト・パターン１６ａ及び１６ｂを形
成した後、該フオト・レジスト・パターン１６ａ及び１
６ｂをマスクとしてＮ一型シリコン基体１３面に、前記
第１のノン・ドープ多結晶シリコン層１５及び第１のＳ
ｉＯ２膜１４を通して例えばほう素イオン（Ｂ＋）或る
いはふつ化ほう素イオン（ＢＦ２＋）等を所望の条件で
選択的に注入し、次いでフオト・レジスト・パターン１
６ａ及び１６ｂを除去した後、９００〔℃〕程度の温度
で活性化処理を施して、第２図ｃに示すように該Ｎ一型
シリコン基体１３面に例えば３０００〜４０００〔λ〕
程度の深さを有し、１０１９〔ＡｔＯｍ／Ｃｄ〕程度の
ほう素（８）濃度を有するＰ型外部ベース領域１７を形
成する。（外部ベ一・ス領域とは直接ベースとしては機
能せず、ベースの機能領域とコンタクト領域を電気的に
接続するために設けられるベース領域を称する。）なお
上記Ｂ＋或るいはＢＦ２＋注人処理により第１のノン・
ドープ多結晶シリコン層１５におけるフオト・レジスト
・パターン１６ａ，１６ｂに覆われない場合には１０２
０〜１０２１〔Ａｔｍ／Ｃｄ〕程度の高濃度にほう素０
３）を含んだＰ型多結晶シリコン層１テが形成される。
次いで上記基板面をアルカリ溶液例えば１０〜３０１′
Ｗｔ％〕程度の水酸化カリウム（ＫＯＨ）水溶液で処理
し、ノン・ドープ多結晶シリコン層１５を選択的にエツ
チング除去して第２図ｄに示すように、第１のＳｉＯ２
膜１４上にベース・コンタクト窓形成領域及びエミツタ
・コンタクト窓形成領域をそれぞれ表出する窓１８及び
１９を有するＰ型多結晶シリコン層１５′を形成する。
なお上記ＫＯＨ選択エツチングにおいて、ノン・ドープ
多結晶シリコンとＰ型多結晶シリコンのエツチング速度
比は１０：１以上であるのでＰ型多結晶シリコン層１５
′の厚さは若干薄くなるが、コンタクト窓寸法の拡大は
殆んど問題にならない量である。次いで該被処理基板を
５〔気圧〕程度の乾燥酸素（０２）中において９００〔
℃〕程度の温度で所望の時間加熱し、該高圧酸化処理に
より前記Ｐ型多結晶シリコン層１５′を底部まで完全に
酸化して、第２図ｅに示すように第１のＳｉＯ２膜１４
に多結晶シリコンの酸化物からなる第２のＳｉＯ２パタ
ーン２０を形成する。次いでふつ酸（ＨＦ）系の液を用
いるウエツト・エツチング或るいは３ふつ化メタン（Ｃ
ＨＦ３）等のガスによるドライ・エツチング法を用いて
該基板面を全面エツチングして、前記第２のＳｉＯ２パ
ターン２０及び第１のＳｉＯ２膜１４を上面から順次エ
ツチングし、第２図ｆに示すように前記第１のＳｉＯ２
膜１４にＮ一型シリコン基体１３面を表出するベース・
コンタクト窓２１及びエミツタ・コンタクト窓２２を形
成する。次いで第２図ｇに示すようにコンタクト窓２１
及び２２内に表出するＮ−型シリコン基体１３面及び第
１のＳｉＯ２膜１４上に通常のＣＶＤ法を用いて１００
０〔λ〕程度の厚さの第２のノン・ドープ多結晶シリコ
ン層２３を形成した後、第１のＳｉＯ２膜１４をマスク
として前記ベース・コンタクト窓２１及びエミツタ・コ
ンタクト窓２２から第２のノン・ドープ多結晶シリコン
層２３を通して、Ｎ一型シリコン基体１３面に近望の条
件で選択的にほう素イオン（Ｂ＋）を注入し、次いで９
００〔℃〕程度の活性化処理を行つて、ベース形成領域
１３のＮ−型シリコン基体１３面に前記Ｐ型外部ベース
領域１７に接する例えば３０００〔λ〕程度の深さのＰ
型内部ベース領域２４ａ及び２４ｂを形成する。（内部
ベース領域とは活性ベースとして機能するベース領域を
いう。）次いで第２図ｈに示すようにベース・コンタク
ト窓２１上をフオト・レジスト・パターン２５で覆つて
エミツタ・コンタクト窓２２から所望の条件で例えばひ
素イオン（Ａｓ＋）を選択的に注人し、次いでフオト・
レジスト・パターン２５を除去して後、９００〔℃〕程
度の温度で所望の時間活性化処理を行い、第２図１に示
すようにＰ型内部ベース領域２４ａ内に１０００〜１５
００〔λ〕程度の深さのＮ＋型エミッタ領域２６を形成
する。なお上記Ｐ型内部ベース領域２４ａとＮ＋型エミ
ツタ領域２６はエミツタ・コンタクト窓２２を介して自
己整合されて形成されるので、Ｂ＋の注入深さより浅く
Ａｓ＋を注入する限りにおいてはＣ−Ｅシヨートが発生
することはない。なお又Ｎ＋型エミツタ領域２６は不純
物源としてりん珪酸ガラス（ＰＳＧ）を用いて固相一固
相拡散法によつて形成することもできる。そして以後通
常の方法に従つてコレクタ・コンタクト窓（図示せず）
と同時に、第２図１に示すようにベース・コンタクト窓
２１及びエミツタ・コンタクト窓２２上にアルミニウム
等の配線２７を形成し、該配線２７をマスクとして第２
のノン・ドープ多結晶シリコン層２３の選択エツチング
を行つて後、図示しないがカバー絶縁膜の形成等がなさ
れて酸化膜分離構造のバイポーラ型半導体装置が提供さ
れる。なおここでコレクタ・コンタクト部について説明
を加えると、上記実施例において、先ずベース形成領域
１２に表出されたＮ一型シリコン基体１３面の熱酸化に
際しては、コレクタ・コンタクト部上には基体面の選択
酸化の際に用いたＳｉ３Ｎ４パターンを残したままで行
い、コレクタ・コンタクト拡散領域は通常通りベース領
域形成に先だつてベース形成領域上をレジスト膜で覆つ
た状態でＮ型不純物のイオン注入によつて形成される。
ように前記第１のノン・ドープ多結晶シリコン層１５上
に、エミツタ形成領域及び内部ベース形成領域の上部を
覆うフオト・レジスト・パターン１６ａ及び１６ｂを形
成した後、該フオト・レジスト・パターン１６ａ及び１
６ｂをマスクとしてＮ一型シリコン基体１３面に、前記
第１のノン・ドープ多結晶シリコン層１５及び第１のＳ
ｉＯ２膜１４を通して例えばほう素イオン（Ｂ＋）或る
いはふつ化ほう素イオン（ＢＦ２＋）等を所望の条件で
選択的に注入し、次いでフオト・レジスト・パターン１
６ａ及び１６ｂを除去した後、９００〔℃〕程度の温度
で活性化処理を施して、第２図ｃに示すように該Ｎ一型
シリコン基体１３面に例えば３０００〜４０００〔λ〕
程度の深さを有し、１０１９〔ＡｔＯｍ／Ｃｄ〕程度の
ほう素（８）濃度を有するＰ型外部ベース領域１７を形
成する。（外部ベ一・ス領域とは直接ベースとしては機
能せず、ベースの機能領域とコンタクト領域を電気的に
接続するために設けられるベース領域を称する。）なお
上記Ｂ＋或るいはＢＦ２＋注人処理により第１のノン・
ドープ多結晶シリコン層１５におけるフオト・レジスト
・パターン１６ａ，１６ｂに覆われない場合には１０２
０〜１０２１〔Ａｔｍ／Ｃｄ〕程度の高濃度にほう素０
３）を含んだＰ型多結晶シリコン層１テが形成される。
次いで上記基板面をアルカリ溶液例えば１０〜３０１′
Ｗｔ％〕程度の水酸化カリウム（ＫＯＨ）水溶液で処理
し、ノン・ドープ多結晶シリコン層１５を選択的にエツ
チング除去して第２図ｄに示すように、第１のＳｉＯ２
膜１４上にベース・コンタクト窓形成領域及びエミツタ
・コンタクト窓形成領域をそれぞれ表出する窓１８及び
１９を有するＰ型多結晶シリコン層１５′を形成する。
なお上記ＫＯＨ選択エツチングにおいて、ノン・ドープ
多結晶シリコンとＰ型多結晶シリコンのエツチング速度
比は１０：１以上であるのでＰ型多結晶シリコン層１５
′の厚さは若干薄くなるが、コンタクト窓寸法の拡大は
殆んど問題にならない量である。次いで該被処理基板を
５〔気圧〕程度の乾燥酸素（０２）中において９００〔
℃〕程度の温度で所望の時間加熱し、該高圧酸化処理に
より前記Ｐ型多結晶シリコン層１５′を底部まで完全に
酸化して、第２図ｅに示すように第１のＳｉＯ２膜１４
に多結晶シリコンの酸化物からなる第２のＳｉＯ２パタ
ーン２０を形成する。次いでふつ酸（ＨＦ）系の液を用
いるウエツト・エツチング或るいは３ふつ化メタン（Ｃ
ＨＦ３）等のガスによるドライ・エツチング法を用いて
該基板面を全面エツチングして、前記第２のＳｉＯ２パ
ターン２０及び第１のＳｉＯ２膜１４を上面から順次エ
ツチングし、第２図ｆに示すように前記第１のＳｉＯ２
膜１４にＮ一型シリコン基体１３面を表出するベース・
コンタクト窓２１及びエミツタ・コンタクト窓２２を形
成する。次いで第２図ｇに示すようにコンタクト窓２１
及び２２内に表出するＮ−型シリコン基体１３面及び第
１のＳｉＯ２膜１４上に通常のＣＶＤ法を用いて１００
０〔λ〕程度の厚さの第２のノン・ドープ多結晶シリコ
ン層２３を形成した後、第１のＳｉＯ２膜１４をマスク
として前記ベース・コンタクト窓２１及びエミツタ・コ
ンタクト窓２２から第２のノン・ドープ多結晶シリコン
層２３を通して、Ｎ一型シリコン基体１３面に近望の条
件で選択的にほう素イオン（Ｂ＋）を注入し、次いで９
００〔℃〕程度の活性化処理を行つて、ベース形成領域
１３のＮ−型シリコン基体１３面に前記Ｐ型外部ベース
領域１７に接する例えば３０００〔λ〕程度の深さのＰ
型内部ベース領域２４ａ及び２４ｂを形成する。（内部
ベース領域とは活性ベースとして機能するベース領域を
いう。）次いで第２図ｈに示すようにベース・コンタク
ト窓２１上をフオト・レジスト・パターン２５で覆つて
エミツタ・コンタクト窓２２から所望の条件で例えばひ
素イオン（Ａｓ＋）を選択的に注人し、次いでフオト・
レジスト・パターン２５を除去して後、９００〔℃〕程
度の温度で所望の時間活性化処理を行い、第２図１に示
すようにＰ型内部ベース領域２４ａ内に１０００〜１５
００〔λ〕程度の深さのＮ＋型エミッタ領域２６を形成
する。なお上記Ｐ型内部ベース領域２４ａとＮ＋型エミ
ツタ領域２６はエミツタ・コンタクト窓２２を介して自
己整合されて形成されるので、Ｂ＋の注入深さより浅く
Ａｓ＋を注入する限りにおいてはＣ−Ｅシヨートが発生
することはない。なお又Ｎ＋型エミツタ領域２６は不純
物源としてりん珪酸ガラス（ＰＳＧ）を用いて固相一固
相拡散法によつて形成することもできる。そして以後通
常の方法に従つてコレクタ・コンタクト窓（図示せず）
と同時に、第２図１に示すようにベース・コンタクト窓
２１及びエミツタ・コンタクト窓２２上にアルミニウム
等の配線２７を形成し、該配線２７をマスクとして第２
のノン・ドープ多結晶シリコン層２３の選択エツチング
を行つて後、図示しないがカバー絶縁膜の形成等がなさ
れて酸化膜分離構造のバイポーラ型半導体装置が提供さ
れる。なおここでコレクタ・コンタクト部について説明
を加えると、上記実施例において、先ずベース形成領域
１２に表出されたＮ一型シリコン基体１３面の熱酸化に
際しては、コレクタ・コンタクト部上には基体面の選択
酸化の際に用いたＳｉ３Ｎ４パターンを残したままで行
い、コレクタ・コンタクト拡散領域は通常通りベース領
域形成に先だつてベース形成領域上をレジスト膜で覆つ
た状態でＮ型不純物のイオン注入によつて形成される。
又ベース領域を形成するためのＰ型不純物のイオン注入
は、通常通りコレクタ・コンタクト部上をレジストで覆
つた状態でなされ、エミツタ領域形成に際して注入され
るＮ型不純物イオンはコレクタ・コンタクト部にも同時
に注人される。そして又第２のノン・ドープ多結晶シリ
コン層２３はコレクタ・コンタクト窓内にも同時に形成
される。以上説明したように本発明によればバイポーラ
型半導体装置における活性領域上の絶縁膜を単結晶シリ
コンの熱酸化膜で形成することができ、活性領域上面の
保護が完全になされると同時に、活性領域の上層部に生
じる結晶欠陥を減少させることができる。
は、通常通りコレクタ・コンタクト部上をレジストで覆
つた状態でなされ、エミツタ領域形成に際して注入され
るＮ型不純物イオンはコレクタ・コンタクト部にも同時
に注人される。そして又第２のノン・ドープ多結晶シリ
コン層２３はコレクタ・コンタクト窓内にも同時に形成
される。以上説明したように本発明によればバイポーラ
型半導体装置における活性領域上の絶縁膜を単結晶シリ
コンの熱酸化膜で形成することができ、活性領域上面の
保護が完全になされると同時に、活性領域の上層部に生
じる結晶欠陥を減少させることができる。
又ベース領域とエミツタ領域は自己整合で形成されるの
でＣ−Ｅシヨートが完全に防止される。従つて本発明は
酸化物分離構造のバイポーラ型半導体装置における性能
、信頼性の向上及び製造歩留まり向上に有効である。な
お本発明はＰＮＰ型の半導体装置にも適用できる。また
、本発明は酸化膜分離構造のみならず、接合分離＼一Ｖ
ＩＰ等種々の分離構造にも適用できることは明らかであ
る。
でＣ−Ｅシヨートが完全に防止される。従つて本発明は
酸化物分離構造のバイポーラ型半導体装置における性能
、信頼性の向上及び製造歩留まり向上に有効である。な
お本発明はＰＮＰ型の半導体装置にも適用できる。また
、本発明は酸化膜分離構造のみならず、接合分離＼一Ｖ
ＩＰ等種々の分離構造にも適用できることは明らかであ
る。
第１図ａ乃至ｄは従来方法の工程断面図で、第２図ａ乃
至ｊは本発明の方法における一実施例の工程断面図であ
る。 図において、１１はフイールドニ酸化シリコン膜、１２
はベース形成領域、１３はＮ一型シリコン基体、１４は
第１の二酸化シリコン膜、１５は第１のノン・ドープ多
結晶シリコン層、１５！はＰ型多結晶シリコン層、１６
ａ，１６ｂはフオト・レジスト・パターン、１７はＰ型
外部ベース領域、１８はベース・コンタクト窓形成領域
表出窓、１９はエミツタ・コンタクト窓形成領域表出窓
、２０は第２の二酸化シリコン・パターン、２１はベー
ス・コンタクト窓、２２はエミツタ・コンタクト窓、２
３は第２のノン・ドープ多結晶シリコン層、２４ａ，２
４ｂはＰ型内部ベース領域、２５はフオト・レジスト・
パターン、２６はＮ＋型エミツタ領域、２７は配線、Ｂ
＋はほう素イオン、Ａｓ＋はひ素イオンを示す。
至ｊは本発明の方法における一実施例の工程断面図であ
る。 図において、１１はフイールドニ酸化シリコン膜、１２
はベース形成領域、１３はＮ一型シリコン基体、１４は
第１の二酸化シリコン膜、１５は第１のノン・ドープ多
結晶シリコン層、１５！はＰ型多結晶シリコン層、１６
ａ，１６ｂはフオト・レジスト・パターン、１７はＰ型
外部ベース領域、１８はベース・コンタクト窓形成領域
表出窓、１９はエミツタ・コンタクト窓形成領域表出窓
、２０は第２の二酸化シリコン・パターン、２１はベー
ス・コンタクト窓、２２はエミツタ・コンタクト窓、２
３は第２のノン・ドープ多結晶シリコン層、２４ａ，２
４ｂはＰ型内部ベース領域、２５はフオト・レジスト・
パターン、２６はＮ＋型エミツタ領域、２７は配線、Ｂ
＋はほう素イオン、Ａｓ＋はひ素イオンを示す。
Claims (1)
- １ 第１導電型を有する半導体基板上に絶縁層を形成す
る工程、該絶縁層上に多結晶半導体層を形成する工程、
該多結晶半導体層上に形成されたマスク層をマスクとし
て、半導体基板中に第２導電型不純物を導入する工程、
前記マスク層と該マスク層の下の多結晶半導体層を除去
する工程、残された多結晶半導体層の酸化膜をマスクと
して、前記絶縁層に開口を形成する工程、該開口を通し
て、半導体基板中に第２導電型不純物を導入する工程、
該開口を通して、前記第２導電型不純物の導入領域中に
、選択的に第１導電型不純物を導入する工程を有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11046681A JPS5943098B2 (ja) | 1981-07-15 | 1981-07-15 | 半導体装置の製造方法 |
| US06/395,907 US4465528A (en) | 1981-07-15 | 1982-07-07 | Method of producing a walled emitter semiconductor device |
| EP82106245A EP0070499B1 (en) | 1981-07-15 | 1982-07-13 | A method of producing a semiconductor device |
| DE8282106245T DE3274923D1 (en) | 1981-07-15 | 1982-07-13 | A method of producing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11046681A JPS5943098B2 (ja) | 1981-07-15 | 1981-07-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5812358A JPS5812358A (ja) | 1983-01-24 |
| JPS5943098B2 true JPS5943098B2 (ja) | 1984-10-19 |
Family
ID=14536415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11046681A Expired JPS5943098B2 (ja) | 1981-07-15 | 1981-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943098B2 (ja) |
-
1981
- 1981-07-15 JP JP11046681A patent/JPS5943098B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5812358A (ja) | 1983-01-24 |
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