JPS5942616A - 情報記憶装置の制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、情報記憶装置の制御装置に係シ、特に磁気デ
ィスクまたはフロッピーディスク等の磁気記憶装置の制
御装置に関するものである。

磁気ディスク或いはフロッピーディスク（以下単にディ
スクと呼ぶ）の記録面は、第１図に示すようにディスク
１の中心に対して同心円をなすいくつかのトラック２と
、そのトラックがいくつかに分割されてできたセクタ３
から成っている。このセクタはまた、第２図に示すよう
にセクタアドレスが格納されるアドレス部４とデータが
格納されるデータ部５から成っておシ、セクタとセクタ
の中間部およびアドレス部４とデータ部５との中間部に
はギャップと称するスペース６がある。アドレス部４の
先頭には、アドレス部であることを表示するアドレスマ
ーカ７が記録されてお９、データ部５の先頭には同じく
データ部であることを表示するアドレスマーカ８が記録
されている。

今、特定のトラック上のあるセクタのデータを読み取ろ
うとするとき、まず、目的のセクタ１０のアドレス部４
を検索し、次にそれが見つかるとそのセクタのデータ部
５を読み取るべくアドレスマーカ８をさがし始める。

ところが、何らかの理由にょシアドレスマーカ８が見つ
からないで次のセクタ１１のアドレス部１４を検出した
ときは、アドレス部４および１４が連続して検出された
として従来の回路方式では、これをエラーであると定義
付けている。

ところが、セクタ１１のアドレス部１４のアドレスマー
カ１７も何らかの理由により検出できず、データ部１５
のアドレスマーカ１８が検出される場合がある。

この場合、制御回路は本来セクタ１０のデータ部を検索
しているわけであるが、セクタ１１のデータ部１５を目
的のデータであると誤認して読み取りを始めることとな
る。これが正しく読み取られるとデータ部を誤認してい
るにも拘わらず、例のエラー表示も行われないという欠
点がある。

従って本発明の目的は、情報記憶装置において、あるセ
クタのデータ部が一定時間内に検出できない場合にはエ
ラーとすることができる制御装置を提供することにある
。

而して、本発明は、複数のセクタが連続的に配置され、
各セクタはアドレス部とデータ部を有し、アドレス部、
データ部の順に読み取る情報記憶装置において実現され
る。

即ち、計数動作を行なう例えばタイマーの如き計数手段
と、少なくとも各セクタのデータ部に付されたアドレス
マーカを検出する検出手段を有し、あるセクタのアドレ
ス部を検出したことによって前記計時手段を動作せしめ
、該セクタにおけるデータ部のアドレスマーカが検出手
段によって検出されず、かつ該計数手段が一定値を計数
したことを条件にエラーとする様にしたものである。

以下図面を参照して本発明の一実施例について説明する
。

第３図は、本発明の一実施例による情報記憶装置の制御
論理回路を示すブロック図である。

第２図のディスク上のデータ形式と第３図の論理回路の
働きとの関連について以下に説明する。

ディスク１から読み取られた読取信号２０は、アドレス
マーカ検出回路２１、目的アドレス検出回路２６、アン
ドゲート２７に与えられる。アドレスマーカ検出回路２
１は、読取信号２０中のアドレスマーカ７　、８　、１
７　、１８を検出する回路である。この回路２１が、各
セクタ１０．１１におけるアドレス部４，１４のアドレ
スマーカ７．１７に相当する信号を検出するとアドレス
マーカ検出信号２２が真となり、データ部５，１５のア
ドレスマーカ８゜１Ｂに相当する信号を検出するとアド
レスマーカ検出信号２８が真となる。そして、信号２２
は目的アドレス検出回路２６に与えられ、信号２８はア
ンドゲート２６に与えられる。

目的アドレス検出回路２３は、アドレス部４゜１４のア
ドレスが目的のアドレスか否かを検出するもので、アド
レスマーカ検出信号２２を受は取ると直ちに読取信号２
０の解読を開始する。アドレス部４が全部読み取られて
、それが目的のアドレスであると判定されたときには、
アドレス検出信号２４を真にする。この信号２４は、タ
イマー回路２５及びアンドゲート２６，２７に与えられ
る。

タイマー回路２５は一定のタイミングで計時製作を行々
うもので、前記信号２４を受は取ると直ちに計時動作を
開始する。

さて、アドレスマーカ検出回路２１が読取信号２０の中
からデータ部５のアドレスマーカ８を検出すると、アド
レスマーカ検出信号２８が真となる。

従って、アンドゲート２６において、アドレス検出信号
２４とアドレスマーカ検出信号２８のアンド条件が成立
するため、このアンドゲート２６はオープンとなり、デ
ータ部解析回路２９に信号が与えられる。

また、読取信号２０中のデータ部５内のデータもアンド
ゲート２７に与えられ、同様にしてアンドゲート２７が
オープンとなって、このデータがデータ部解析回路２９
に与えられる。

データ部解析回路２９は、アンドゲート２６から送られ
て来る信号によって起動され、直ちにアンドゲート２７
を通じて送られてくる読取信号２０中のデータ、例えば
データ部５のデータのＣＲＣチェックを開始する。そし
て、このデータはデータ信号６０として出力され、メモ
リへ転送される。この間、タイマー回路２５は計時を続
けている。やがて、データ部５の終りに至シゲークＣＲ
Ｃチェックが終了するとＣＲＣ終了信号３１が真となる
。この信号３１はタイマー回路２５およびオアゲート５
２を介して目的アドレス検出回路２３に対してＲＥＳＥ
Ｔ信号として与えられる。

従って、タイマー回路２５の計時動作はこの信号３１に
よって中止され、タイムアウトエラー信号３３が真とな
ることはない。タイマー回路２５０時限設定は、アドレ
ス部４を検出してから以降水のアドレスマーカ１７を検
出する前でかつデータ部５の終了後に存在するギャップ
６のほぼ中間で、タイムアウトとなるように設定される
。

一方、伺らかの原因により、アドレスマーカ検出回路２
１でデータ部５のアドレスマーカ８が検出されないと、
アドレスマーカ検出回路２１がらのアドレスマーカ検出
信号２８が真とならない。

そのため、例えアドレス検出信号２４がアンドゲト２６
に与えられているとしても、アドレスマーカ検出信号２
８が真とはならないだめ、アンドゲート２６のアンド条
件が成立せず、データ部解析回路２９にはアンドゲート
２６よ多信号が与えられない。従って、データ部解析回
路２９は起動されないことになる。

これに対して、タイマー回路２５は前述した様にアドレ
ス検出信号２４によって計時動作を開始し、計時動作を
続行しており、ついには一定時間、即ち設定された時限
に達する。そして、タイマー回路２５よシタイムアウト
エラー信号６６が出力される。

このタイムアウトエラー信号３６は、オアゲート５２を
介して目的アドレス検出回路２６に与えられ、この回路
２５をリセットする。

以上説明した様に、本発明によれば、あるセクタのアド
レス部を検出してから一定時間内に当該セクタにおける
データ部のアドレスマーカを検出できなければタイムア
ウトエラーとすることが可能となシ、他のセクタのデー
タ部を当該セクタのデータ部と誤認することが防止され
る。

【図面の簡単な説明】

第１図はディスク上のトラックやセクタの構成を示す図
、第２図はトラック上に配列されたセクタの構成を示す
図、第３図は本発明を一実施例による制御論理回路のブ
ロック図である。 図において １・・・・・・ディスク、 ２・・・・・・トラック、 ６・・・・・・セクタ、 ４．１４・・・・・・アドレス部、 ５．１５・・・・・・データ部、 ６・・・・・・ギャップ、 ７、８，１７，１８・・・・・・アドレスマーカ、１０
．１１・・・・・・セクタ、 ２１・・・・・・アドレスマーカ検出回路、２３・・・
・・・目的アドレス検出回路、２５・・・・・・タイマ
ー回路、 ２９・・・・・・データ部解析回路。 代理人弁理士　高　橋　明　夫

Claims (2)

【特許請求の範囲】
1. （１）複数のセクタが連続的に配置され、かつ各セクタ
   はアドレス部とデータ部を有し、該アドレス部を読み取
   ってからデータ部を読み取る様にした情報記憶装置にお
   いて、少なくとも各セクタのデータ部に付されたアドレ
   スマーカを検出する検出手段と、計数動作を行なう計数
   手段を鳴し、あるセクタのアドレス部が検出されたこと
   によって該計数手段は計数動作を始め、該検出手段によ
   って尚該セクタにおけるデータ部のアドレスマーカが検
   出されず、かつ該計数手段が一定値を計数したことを条
   件にエラーとすることを特徴とする情報記憶装置の制御
   装置。
2. （２）計数手段は、タイマー回路であることを特徴とす
   る特許請求の範囲第１項記載の情報記憶装置の制御装置
   。