JPS5942400B2 - 基準波形回路 - Google Patents

Description

【発明の詳細な説明】 本発明は一般的には信号記憶装置に係り更に具体的には
その様な装置の個々のセルの問合せに用いられる装置に
係る。

信号線を予備充電しそして信号路からの放電路に影響を
与え、その結果、電荷が減つていく速度を検出すること
により、独立した記憶セルを有するアレイに問い合せを
行なうことは周知である。

特に高感度の検出は、問合されたセルの信号線の放電を
基準放電と比較することによつて達成され得る。その基
準放電は、一般的には、問合されたセルの２つの可能な
状態に対する放電速度の中間の速度で生じる放電である
。上述のセルは、例えば、信号線から直列接続されて接
地されている一連の電界効果トランジスタ（ＦＥＴ）・
スイッチの連続線（ストリング）から成る゜そのストリ
ングの問合されているスイッチ以外のすべてのスイッチ
が導通され、そして問合されたトランジスタ・セルのゲ
ート電極は、そのセルがデプレツシヨン・モード素子（
一方の記憶された論理状態）としてイオン注入されてい
る場合には導通する様なレベルに、そしでエンハンスメ
ント・モード素子（他方の論理状態）としてイオン注入
されている場合には導通しない様なレベルに設定されて
いる。

若し複数の信号線が用いられているならば、代表例では
、すべての信号線が予備充電されそして問合されたセル
の特定の信号線が状態表示信号を検出器に供給する様に
スイツチされる。

そして、若し上述の比較検出器が用いられるならば、基
準信号も上記検出器への入力として供給される。この装
置の従来の構成の幾つかの問題は、各々の信号線をスイ
ツチするために要するスペースの量及びその様なスイツ
チングのためのタイミング条件に関するものである。又
、製造に起因する、基準回路及びセル回路のバラツキが
あるので、信頼性ある検出を達成するには、望ましい放
電よりも大きな放電を必要とする。次に、本発明を概略
的に説明する。

記憶装置の複数の信号線を各々の非線型容量を経て状態
検出器に結合させることにより、問合されたセルの信号
線の自動的スイツチングが達成され、そして信号線を選
択的に予備充電することにより、その様な結合は検出器
の共通端子に大きな容量性負荷を生ぜしめることなく達
成され得る。上記の容量は反転層型が好ましく、そして
、検出器の端子が予備充電されそして信号線の端子が接
地電位にあるときに相対的に高い容量の値から低い容量
の値に変化する様に接続されている。予備充電は特に選
択されたセルの信号線に加えられ、選択された信号線の
非線型容量に高い容量特性を生ぜしめる電界条件を設定
する。その様な信号線のスイツチングは、記憶された論
理状態以外の情報を表わす多重信号にも用いられ得る。

１組のその様な非線型容量のためのバイアス電位の選択
的制御は、種々の交互の信号即ちパルス信号の切り換え
を生じさせるために用いられ得る。

記憶セルの問合せには、比較型の検出器が２つのバンタ
の感知線と関連して用いられ、各バンクに基準回路が含
まれているのが好ましい。

それらの基準回路は、夫々２つのセル状態に関して生じ
た波形の中間の電圧波形を供給する。検出器の各端子は
、上述の容量性（Ｃａｐａｃｉｔａｔｉｖｅ）スイツチ
ングを用いて各バンクの感知線に接続されることが好ま
しい。一方のバンクに配置されているセルを問合せると
きには、他方のバンクの基準回路が容量性スイツチング
により検出器に結合されて比較波形を供給する様に予備
充電される。各々の基準回路をこの様に配置することに
より、全体的な回路のレイアウトが左右対称になり、こ
れは比較型の検出の結果として、製造によるバラツキで
生じる性能の変動を減少させる。本発明を実施するため
の好ましい基準回路は相互に短絡されている２つの信号
線を用いている。

それらの結合された信号線が通常の信号線に比べて２倍
の容量を示す様に、通常の記憶セルの接続がそれらの短
絡された信号線に形成される。２倍の容量を有する基準
回路をこの様に形成することにより、通常のセルの場合
の放電波形の中間の放電波形が得られ、これは基準回路
が記憶回路に含まれているものと同一の基本的な素子を
含むため、製造によるバラツキがあつても記憶信号線の
放電速度を忠実に追従する波形になる０更に、この特別
な基準回路は、上述の非線型容量結合とともに用いられ
るだけでなく、例えば当分野に於いで知られている信号
線の選択的なスイツチをするトランジスタを有する検出
器に用いうることも注意すべきである。

本発明の好実施例は読取専用記憶装置（ＲＯＳ）に関し
て示されているが、読取／書込記憶装置（ＲＡＭ）につ
いても同様に適用され得ることを理解されたい。

次に図面を参照して、本発明を良好な実施例について更
に詳細に説明する。

第１図に於て、記憶装置は記憶セル・クラスタ（記憶セ
ルの房）１２により個々に接地されている複数の信号線
１０を含む。デコード及び予備充電手段１４は信号線選
択信号ＬＳに従つて電源１６から信号線１０に予備充電
電圧を選択的に供給する。当分野に於て知られている如
く、クロツク回路１７により発生されたタイミング信号
Ｆ２は予備充電電圧の印加を整時するために供給され、
その様な作用は必要な制御を有し又は後述の装置を用い
た周知のデコーダ回路により発生される。信号線選択ア
ドレスは代表的として第２図に示されている如きセル・
アドレス全体の一部である。

ストリング内の個々のセルの選択は、以下に詳述される
如く、ストリング及び素子選択信号ＣＳに基いてデフー
ダ１８により行われる。信号線１０上の情報信号はマル
チプレクサ２４により検出器２２の受信端子２０上にス
イツチされる。

第３図に於て、記憶セル・クラスタ１２の従来の配列は
、ストリング選択トランジスタ３２及び記憶セル・トラ
ンジスタ３４を含む並列ストリング３０を有している。

この配列の記憶セルに対しては、デコーダ１８はストリ
ング・デコーダ部分３６及び素子デコーダ部分３８を含
む。或る特定のストリングに対して、ストリング選択ト
ランジスタ３２をスイツチするための信号は、対応する
ストリング・コード表識がセル・アドレス中に生じたと
きに（第２図）、部分３６によつて発生される。デイジ
タル情報は、当分野に於て公知の如く、製造中にＦＥＴ
素子をデプレツシヨン・モード（第３図に於て斜線によ
り示されている）又は工ンハンスメント・モードとして
選択的にイオン注入することによりセル３４中に記憶さ
れる。

デプレツシヨン・モード素子は、エンハンスメント・モ
ード素子の場合（例えば、＋１Ｖ）よりも低い相対ゲー
ト電圧（例えば、−２Ｖ）で導通する。前述の如く、本
発明はＲＯＳに関連して詳細に説明されているが、ＲＡ
Ｍ又は他の信号発生装置にも用いられ得る。或る特定の
セルは、上述のストリング選択に加えて素子デコーダ部
分３８が上記セルに対応する素子選択コード（第２図）
を受取つたときに問合せのために分離される。

素子デコーダ部分３８は、０Ｖに保たれている選択され
た素子コードに対応するもの以外のすべてのゲート電圧
を５に上昇させる０その様な動作は、例えば標準的なデ
コーダ回路の反転出力を用いて達成される。その選択さ
れた素子（信号線のストリング及び素子のコードに基づ
いて）がエンハンスメント・モード素子として個性化さ
れている場合には、０Ｖのゲート・レベルは上記素子が
導通する様にトリガせず、従つて予備充電信号線の漏洩
放電のみが生じる。一方、上記素子がデプレツシヨン・
モードとして個性化されている場合には、０Ｖのゲート
・レベルは上記素子が導通する様にトリガし、従つて放
電が生じる。簡単にするために、素子デコーダ部分３８
は選択されていないストリングをも含むすべてのストリ
ング３０に同一の制御信号を供給するが、ストリング選
択トランジスタ３２が選択されたストリング３０以外の
すべてに対する電流を遮断し、本発明による信号線選択
は選択されたセルの信号線のみを予備充電する。

本発明に於ては、マルチプレクサ２４は各々の信号線１
０と検出器２２の端子２０との間に接続された１組の非
線型容竜４０を含む。

これらの容量は一般的に第４図に示されでいる如き構造
を有する反転層容量として形成されることが好ましい。
その様な容量は当分野に於て公知であるが、それらが動
作する機構について簡単に説明する。単結晶Ｐ型シリコ
ン基板９８上に、比較的高い導電率を生じさせる高レベ
ルの砒素のイオン注入により、ソース−ドレイン電極１
００が形成される。Ｘ印により示されている領域１０２
は比較的低レベルの砒素のイオン注入を施され、以下に
示される如く或る電界条件に対して生ずる電荷の反転層
、即ち電荷のシートの位置であり、容量の一方のプレー
トとして働く０薄い２酸化シリコン絶縁層１０４が電極
１００及び領域１０２上に形成される。次に、キヤパシ
タの他方のプレートとして働くゲート電極１０６が、導
体として働く例えば多結晶シリコンを用いて、領域１０
２上に形成される。第５図から明らかな如く、容量の一
方のプレートとして働く電荷の反転層は或る電界条件に
対してのみ形成され、代表的な例では、該素子の容量は
約−２Ｖのゲート−ソース／ドレイン電圧で著しくシフ
トする。

信号線の選択的な容量性スイツチングのための適切な条
件は、検出器の端子２０を予備充電手段２６により５Ｖ
に予備充電することにより部分的に達成され、その様な
手段２６は例えば電源１６に接続されそして予備充電期
間にタイミングを与えるタイミング信号ｆ１によつてＴ
ｙｌ脚されるスイツチング・トランジスタ（図示せず）
であつてよい０端子２０が５Ｖに予備充電されると、選
択されていない信号線１０のための容量４０は−５Ｖの
ゲート−ソース／ドレイン電圧差になり、低容量状態に
なる。

しかし、選択された信号線のための容量４０は０のゲー
ト−ソース／ドレイン電圧差になつて、強い結合効果を
与える高容量状態になる。（第５図）端子２０は、セル
の問合せが始まると、選択された信号線の放電に追従し
、そして検出器２２は一定の放電期間後、放電波形から
（例えば電圧レベルから）、セルの状態を決定する。第
６図は、比較型の感知ラツチ２００と協働する左右対称
に配置された記憶セルを有する好ましい記憶装置を示し
ている０その様なラツチは周知であり、信号により表示
された論理状態を検出するため、基準波形との比較に依
存するものである。

本発明の特徴に従つた左右対称は、感知ラツチ２００に
信号を送るために例えば端子２０４の如き端子を各々有
している、バンク２０２の如き別個のバンク中に信号線
を配置することによつて達成される。２つのバンクを有
する好ましい配列に於ては、各バンク２０２は該バンク
に関連する検出器の端子２０４に結合された夫々の基準
回路２０６を有している。

信号線１０及び基準回路２０６と端子２０４との結合は
、前述の如き反転層容量を用いて行われることが好まし
い。本発明の他の特徴に従つて、基準回路２０６は２つ
の信号線１０′及び１０″を導通路２０８の如き導通路
で結合することによつて形成される。

ダツシユ符号は、本質的にはダツシユを付されていない
素子と同様であるが、基準波形を形成する特別な機能に
適合されている素子を示すために用いられている。信号
線に関連する容量２１０は、導通路２０８が設けられた
ときに生じる容量の並列化を明確に表現するために、第
１図の場合と異なつてまとめられた容量として示されて
いる。又、特別な調整容量２１２が示されており、これ
は回路２０６の放電速度を調整するために別個の素子（
例えば、デプレツシヨン・モードの反転容量）として形
成されている。基準回路信号１『は、任意のセル・アド
レスに関して接地された１つの放電路が基準回路２０６
全体について存在するように、信号線１０のセル・クラ
スタ１２と同じであり、個性化されているだけが異なる
セル・クラスタ１２′を有している。第７図に於て、ク
ラスタ１２′の個性化が示されており、ストリング選択
トランジスタ３２′と記憶セル・トランジスタ３４′と
の間の位置に於て各線のストリングの間に接続路７００
が設けられている。

デプレツシヨン・モード・トランジスタが、各セル位置
に１つだけ現われる様に、セル位置相互間でストリング
に沿つてずれて配置されている０この配列により、任意
の与えられたセルの問合せに関して基準回路２０６全体
にただ１つの接地された放電路が設定され、従つで記憶
信号線に関して２倍のキヤパシタンスの所望の結果が達
成されるとともに単一の放電路が設けられる。このパラ
メータの関係が記憶信号線に与える効果は、放電時定数
を２倍にし、そしてセルの間合せの結果生じる２つの可
能なセルの記憶状態に対する放電波形の中間である、放
電の基準波形を与えることである。本発明の実施に於て
用いられるに適したデコード及び予備充電手段が第８図
及び第９図に示されている。

第８図の手段１４′はＡＮＤゲート８００を含む。信号
ＢＳ及びタイミング信号Ｆ２は、トランジスタ８０２が
電源１６から予備充電電流を供給するために導通するの
を制御する。ゲート８００の反転入力端子は他方のバン
ク２０２のための基準回路２０６を予備充電するために
用いられる。第６図の記憶装置のための基準回路を予備
充電する論理は選択されていないバンク２０２のための
基準回路を予備充電せねばならない。即ち若し、第１バ
ンク２０２中のセルが選択されるならば、第２バンクの
基準回路２０６が予備充電される。本発明に従つて信号
線を予備充電するためには、選択的予備充電が必要であ
る。

第９図に示されている如く、信号線選択（ＬＳ）信号及
びバンク選択（ＢＳ）信号の両方がデコードされねばな
らない。入力反転能力を有するＡＮＤゲート９００が各
信号線に設けられる（手段１４は各信号線１０に１つの
ゲート９００を有している）。入力反転は、識別信号が
タイミング信号Ｆ２と一致して生じたときに、対応する
信号線選択の識別のためにのみ出力を生じる様に手段１
４の夫々のゲート９００をプログラムするのに必要であ
る。タイミング信号Ｆ２は予備充電期間を制御する様に
動作する。特定のコード化された信号入力だけに対して
出力を生じるためにＡＮＤゲートを用いることは勿論周
知である。この場合も、トランジスタ９０２は電源１６
からの電流を制御する。予備充電電圧レベル（例えば、
５Ｖ）の出力を有するＡＮＤゲート８００及び９００が
使われた場合は、トランジスタ８０２及び９０２は除か
れ得る。第１０図に於て、記憶バンク２０２の左右対称
の配列が、非線型キヤパシタ４０を経て単一の比較型の
検出器２２即ち感知ラツチ２００に結合されて示されて
いる。ノード２０に於けるキヤパシタンス４００の予備
充電は、例えば５Ｖ０）電源１６に接続されそしてタイ
ミング信号Ｆ，に応答するトランジスタ４０２である予
備充電手段２６によつて与えられる。

予備充電が完了すると、比較型の検出器２２はバランス
状態になり、反転層容量４０が低キヤパシタンス状態（
第５図）にバイアスされる。デコード及び予備充電手段
１４による信号線の選択は、セル・アドレスにより識別
された信号線（信号線選択ＬＳ信号及びバンク選択ＢＳ
信号の両方が識別のために必要である）を５Ｖに予備充
電させ、且つデコード及び予備充電手段１４′は、選択
されていない記憶バンク２０２のための基準回路２０６
を５Ｖに予備充電させる０信号線の予備充電のためのタ
イミングはタイミング信号Ｆ２によつて制御される。こ
の選択的予備充電は、予備充電された信号線の容量４０
を高い容量従つて高い結合状態（第５図）にトリガする
。

信号線が予備充電されると、タイミング信号Ｆ３がセル
の問合せを生ぜしめ、これは前述の如く選択されたセル
の個性化に応じて接地された放電路の形成又は不在を形
成する。その結果生じた波形が、選択された信号線の容
量４０を経て選択されたバンク２０２の端子２０に結合
される。それと同時に、デコーダ１８により信号線を放
電させる様にトリガされた基準回路（選択されていない
バンク２０２の）２０６が信号を生じ、その信号は対応
する容量４０を経て比較型の検出器２２の他の端子に結
合される。一対のトランジスタ４０４は、当分野に於て
公知の如く、相互にオフにさせる様に８レース′２する
一対の交叉結合トランジスタ４１０のゲートへの電荷の
流れを制御するスイツチとして働く。セルの状態を限定
するために充分な信号線の放電が生じたとき、タイミン
グ信号Ｆ４はトランジスタ４１２をスイツチさせ、トラ
ンジスタ４１２はトランジスタ４１０の１つの端子を接
地させそして検出結果をラツチさせる。この一般的な型
のラツチ回路については、米国特許第４０５３８７３号
明細書に詳細に記載されている。第６図及び第１０図の
回路のための種々の位置に於ける波形が第１１図に示さ
れている。

信号ＳＬは、セル選択の結果生じる予備充電及び放電を
示す選択された信号線の電圧レベルである。Ａはエンハ
ンスメント・モードの個性化を示し、従つて何ら放電を
生じない。Ｂは基準回路の放電を示す。Ｃはデプレツシ
ヨン・モードの個性化を示す。信号Ｔ２Ｏは端子２０に
於ける波形であり、選択された信号線及び基準が予備充
電されたときの初期遷移を示し、それから選択されたセ
ルが問合されたときに生じる放電の性質を反映している
。信号ＤＡＴＡは検出器２２の出力であり、基準（信号
Ｂ）及びデプレツシヨン・モードに個性化されているセ
ル（信号Ｃ）が検出器の入力を生じた状況を示している
。初期遷移の後、２つのトランジスタ４１０は相互を゛
ゞオフ′５状態にさせる様に競争する。速い放電を生ず
るデプレツシヨン・モードに個性化されているセルによ
り生じた信号に競合すると、基準側が優勢である。信号
Ｆ，，ｆ２，ｆ３及びＦ４は前述の如くタイミング信号
であり、予備充電期間（ｆ１及びＦ２）、セルの問合せ
（Ｆ３）、及びデータ信号のラツチング（Ｆ４）にタイ
ミングを与える様に働く。

これらの信号は既に述べた如く種々の知られているタイ
ミング信号又はクロツク回路によつて発生され得る。以
上に於て、本発明をその好実施例について述べたが、種
々の変更が可能であることを理解されたい。

例えば、本発明は読取専用記憶装置以外の装置に於ても
信号を選択的にスイツチするために用いられ得る。又、
記憶信号線素子を用いた基準回路は、信号を選択的にス
イツチするために非線型キヤパシタでなくトランジスタ
を用いた記憶装置に於ても効果的に働く。

【図面の簡単な説明】

第１図は本発明の一実施例により信号を結合するために
非線型容量を用いて検出器に接続されている信号線を示
しているプロツク図であり、第２図は記憶セルを識別す
るためのコード化されたアドレスを示す図であり、第３
図は記憶セルとして働くトランジスタの２つのストリン
グを示しているプロツク図であり、第４図は本発明を実
施するために適した特性を有する型のデプレツシヨン・
モード素子としてイオン注入された容量を示している縦
断面図であり、第５図は本発明の一実施例に於て用いら
れた非線型容量を示している図であり、第６図は本発明
の一実施例による比較型のセル状態検出のために望まし
い左右対称の記憶セルのレイアウトを示しているプロツ
ク図であり、第７図は本発明の一実施例による基準回路
のための記憶セルのストリングを示しているプロツク図
であり、第８図は本発明による基準回路のためのデコー
ド及び予備充電手段を示している図であり、第９図は信
号線のためのデコード及び予備充電手段を示している図
であり、第１０図は第６図のレイアウトとともに用いら
れる簡単な感知ラツチを詳細に示しているプロツク図で
あり、第１１図は第６図及び第１０図に於ける種々の回
路モードのための電圧波形を示している図である。 １０，１『，１０２・・・・・・信号線、１２，１２′
・・・・・・記憶セル・クラスタ、１４，１４′・・・
・・・デコード及び予備充電手段、１６・・・・・・電
源、１７・・・・・・クロツク回路、１８・・・・・・
デコーダ、２０・・・・・・受信端子、２２・・・・・
・検出器、２４・・・・・・マルチプレクサ、２６・・
・・・・予備充電手段、３０・・・・・・並列ストリン
グ、３２，３２′・・・・・・ストリング選択トランジ
スタ、３４，３４′・・・・・・記憶セル・トランジス
タ、３６・・・・・・ストリング・デコーダ部分、３８
・・・・・・素子デコーダ部分、４０・・・・・・非線
型（反転層）容量、９８・・・・・・単結晶Ｐ型シリコ
ン基板、１００・・・・・・ソース−ドレイン電極、１
０２・・・・・・電荷反転層領域（一方の容量・プレー
ト）、１０４・・・・・・二酸化シｌコン絶縁層、１０
６・・・・・・ゲート電極（他方の容量・プレート）、
２００・・・・・・感知ラツチ、２０２・・・・・・記
憶バンク、２０４・・・・・・端子、２０６・・・・・
・基準回路、２０８・・・・・・導通路、２１０・・・
・・・纒められた容量、２１２・・・・・・調整容量、
７００・・・・・・接続路、８００，９００・・・・・
・ＡＮＤゲート。

Claims (1)

【特許請求の範囲】
1. １ ２つの状態のいづれかに条件づけられ且つ関連した
   信号線の放電路を導通状態又は非導通状態のいづれかに
   制御するように選択され得る記憶セルに接続され、そし
   て有効な容量を示す複数の信号線と、記憶セルの問合せ
   動作中に、２つの入力端子の夫々に印加される放電波形
   を比較する検出器とを有する型の記憶装置のための基準
   波形回路に於て、１対の信号線と、記憶セルの問合せ動
   作をする時に、上記１対の信号線を予め決められた電圧
   レベルに充電する装置と、上記１対の信号線の間で、電
   荷が移動しうるように上記１対の信号線を電気的に接続
   する接続路と、記憶セルの問合せ動作の少くとも一部の
   間に於て、上記１対の信号線を上記検出器の上記入力端
   子の１つへ結合する装置と、上記１対の信号線のために
   少くとも１つの放電路を設定するよう接続されている記
   憶セルの回路網と、相対的に長い時定数を示す放電波形
   を発生するために、上記回路網と協働し、セルの問合せ
   の間で、上記放電路のただ１個のみを上記１対の信号線
   のために導通させる手段とから成る基準波形回路。