JPS5940331B2 - 可変分周回路 - Google Patents

Description

【発明の詳細な説明】 本発明は可変分周回路に係り、特にスワロカウンタ式可
変分周方式において分周数オフセットを効果的に与える
ことのできる可変分周回路に関する。

従来より種々のカウント形式の可変分周回路が提唱され
ている。

このような可変分周回路において、その分局数にオフセ
ットを与える、所謂分局数オフセットは一般に次のよう
にして与えらえている。

即ち、分周回路では分周数Ｎをプリセットし、このプリ
セット値をダウンカウントして分周回路の状態が１１０
７１になったとき、これを検出して初期値Ｎに設定して
いる。

そこで分局数オフセットを与える場合には、計数終了状
態を例えば１１３１４等に設定し、分周回路の状態が３
″に達したときに初期値Ｎに設定するようにしている。

従って分局数オフセットｕａｎが与えられた（Ｎ−３）
分局が行われる。

このようなダウンカウント形式の分周回路では容易に分
局数オフセットを与えることができるが、スワロカウン
タ形式のものでは種々の問題があり実現が困難であった
。

即ち、スワロカウンタ形式の分周回路は、信号をプリス
ケーラ回路によって（Ｋ＋１）分周する回数を補助分周
回路でＭ回計数すると共に、上記プリスケーラ回路でに
分する回数を主分周回路で（Ｎ−Ｍ）回計数するように
したものである。

従って （Ｋ＋１ ）ＸＭ＋ＫＸ（Ｎ−Ｍ）＝Ｍ＋ＫＮ分周を得
ることができる。

このような分周回路に分局数オフセット±Ａ（自然数）
を与える場合、実行する分周数は Ｍ＋ＫＮ±Ａ＝Ｍ±ΔＭ＋Ｋ（Ｎ±ΔＮ）但し、八−Δ
Ｍ＋にΔＮ となり、前記補助分周回路で（Ｍ±ΔＭ）分局、また主
計数回路で（Ｎ±ΔＮ）分局行わせることによって達せ
られる。

しかしながらＭ、ΔＭ、Ｎ。ΔＮは自然数であり、且つ
Ｍ±ΔＭも当然自然数でなければならない。

しかし、Ｍは一般に０からに−１の自然数を取り、この
為にＭ−ΔＭが負の値となることがある。

この為に補助分局器で（Ｍ±ΔＭ）分局を常に行わせる
ことは不可能となり、分局数オフセットを与えることが
困難であった。

また実現するに際しては極めて複雑な回路構成を必要と
した。

本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、スワロカウンタ型式で構成され
た分周回路であって簡単な構成で、しかも任意の分局数
オフセットを与えることのできる可変分周回路を提供す
ることにある。

本発明の要点とするところは、分局数オフセットをＡと
したとき Ａ−ΔＭ＋ＫＸΔＮ （但し、０≦ΔＭ＜Ｋ） を満たす開発局数オフセットΔＭ、ΔＮを設定し、主分
周回路で（Ｎ＋ΔＮ−ΔＭ）分局を行わせると共に、補
助分周回路でＭ分周ΔＭ分周を交互に行わせることによ
って簡単な回路構成で、分局数オフセントを与えること
ができるようにしたところにある。

ここで特に注意する点はＡが負の整数のときで、このと
きはΔＭを０≦ΔＭ＜Ｋをみたす零または正の整数とな
し、ΔＮはこれをみたすよう負の整数となる。

以下、図面に示す本発明回路の一実施例を説明する。

第１図は概略構成図で、第２図は動作モードを示すタイ
ミング図である。

図中１は制御型プリスケーラ回路で、後述する制御信号
に基づいて入力信号をに分周、または（Ｋ＋１）分周し
ている。

このプリスケーラ回路１の分局出力は主分周回路２と、
補助分周回路３に入力され、それぞれ分周されている。

上記主分周回路２は設定される分局データΔＭ、Ｎ、Δ
Ｎに基づいて入力信号（プリスケーラ回路出力）を（Ｎ
＋ΔＮ−ΔＭ）分周するものである。

尚、上記設定値はΔＭ（ΔＭ＜Ｋ：自然数）、Ｎ（自然
数）ΔＮ（整数）である。

この主分周回路２の出力は第１の制御回路としてのラッ
チ回路４に入力してセットすると共に、第２の制御回路
としてのラッチ回路５に入力してリセットしている。

ラッチ回路４の出力Ｑは分局出力して外部に出力される
と共に前記主分周回路２にプリセット信号として印加さ
れる。

この出力Ｑ（ＨＩＧＨ）によって主分周回路２には先に
説明した各設定値がプリセットされ、上記出力ＱがＨＩ
ＧＩ（レベルの期間中、その分周動作が停止される。

一方、前記ラッチ回路５はリセットされ、その出力可は
ＨＩＧＨレベルとなる。

このとき、前記ラッチ回路４の出力点は遅延回路６を介
してスイッチ回路７に入力されている。

このスイッチ回路γは、例えばマルチプレクサからなる
もので、前記分局数データΔＭと、分局数データＭ（Ｍ
＜Ｋ：自然数）とを選択的に入力するものである。

この場合、前記ＬＯＷレベルの出力ζによって分局数デ
ータΔＭを選択して前記補助分周回路３にプリセットし
ている。

しかして、補助分周回路３は、前記プリスケーラ回路１
の出力をΔＭ分周する。

このΔＭ分周出力は前記ラッチ回路４に印加されてリセ
ットすると共にゲート回路８を介してラッチ回路５にセ
ット信号として与えられるようになっている。

しかしながらこのとき、ゲート回路８は前記遅延回路６
の出力（ＬＯＷレベル）によって閉成されており、従っ
てラッチ回路５はセットされない。

また前記ΔＭ分周出力はインパーク回路９を介して反転
されたのち、ゲート回路１０に供給されている。

このゲート回路１０は、前記ラッチ回路５の出力点によ
って開閉制御されるもので、このときラッチ回路５はリ
セット状態、つまり出力ＱがＨＩＧＨレベル状態の為に
開成されている。

従ってΔＭ分周出力によって補助分周回路３はプリセッ
トされる。

しかして今、上記一連の信号伝達が行なわれるとき、リ
セットされたラッチ回路４の出力Ｑ（ＨＩＧＨレベル）
が遅延回路６を介して前記スイッチ回路７に印加される
。

このＨＩＧＨレベルの信号によって、スイッチ回路７は
、今度は分局数データＭを入力する。

この分局数データＭによって補助分周回路３は前記プリ
スケーラ回路１の出力をＭ分周する。

またこのときには前記ラッチ回路４のリセットによって
主分周回路２も作動し、プリスケーラ回路１の出力を（
Ｎ＋ΔＮ−ΔＭ）分周する。

しかるのち、前記補助分周回路３からＭ分周出力が出さ
れるとき、このＭ分周出力は再度前記ラッチ回路４にリ
セット信号を与える。

しかしラッチ回路４はリセット状態にあり、状態変化は
生じない。

またＭ分周出力は前記ゲート回路８に供給される。

このとき、ゲート回路８は遅延回路６の出力（ＨＩＧＨ
レベル）によって開成されており、従ってゲート回路８
を介してラッチ回路５はセットされる。

従って、ラッチ回路５の出力Ｑによってゲート回路１０
は閉成される。

また、前記ラッチ回路５の出力点は制御信号として前記
プリスケーラ回路１に供給されている。

このプリスケーラ回路１は、制御信号がＨＩＧＨレベル
のとき（Ｋ十１）分局動作を行い、ＬＯＷレベルのとき
に分周動作を行うものである。

この分周動作の切換えは周知のことであり、ここではそ
の説明は省略する。

そして、前記主分周回路２が分局出力を出したとき、ラ
ッチ回路４はセットされ、上記動作が繰り返えされる。

かくしてこのような回路構成によれば、補助分周回路３
は第２図ａに示すように停止期間を挾んでΔＭ分周動作
とＭ分周動作とを交互に繰り返えす。

また主分周回路２は、第２図すに示すように補助分周回
路３のＭ分周動作に同期して（Ｎ十ΔＮ−ΔＭ）分局動
作を開始する。

この（Ｎ＋ΔＮ−ΔＭ）分局の終了に同期して、前記補
助分周回路３はΔＭ分周動作を開始する。

またプリスケーラ回路１は第２図Ｃに示すように補助分
周回路３の停止期間にに分周を行い、ΔＭまたはＭ分周
期間には（Ｋ＋１）分局を行う。

従って、補助分周回路３において、Ｍ分周の開始からΔ
Ｍ分間の終了までの１周期間に分周される入力信号の分
局数は次のようになる。

即ち、全体の分局数はプリスケーラ回路１において（Ｋ
＋１）分周された信号が（Ｍ＋ΔＭ）分周される。

そしてに分周された信号は（Ｎ＋ΔＮ−ΔＭ−ΔＭ）分
周されることになる。

従って（Ｋ＋１）（Ｍ＋ΔＭ）＋Ｋ（Ｎ十ΔＮ−３Ｍ−
Ｍ）＝Ｍ＋ＫＮ＋ΔＭ＋にΔＮ となる。

ここでΔＭ十にΔＮは分局数オフセットＡであり、従っ
て Ｍ＋ＫＮ十Ａ Ｎ十分周が行なわれたことになる。

かくして本発明回路によれば、制御型プリスケーラ回路
と、主分周回路、補助分周回路、これらの分周回路を制
御する第１及び第２の制御回路と簡単な構成で、しかも
分局数オフセットを効果的に与えた分局を行うことがで
きる。

なお上記実施例ではプリスケーラ回路１に与える制御信
号をラッチ回路５の出力点から得たが、例えばラッチ回
路４，５の各出力Ｑのアンドをとり、このアンド信号を
制御信号とする機能を付加すると異なる数のオフセット
分周をも実現できる。

この場合、補助分周回路３がＭ分周していとときだけ、
プリスケーラ回路１は（Ｋ＋１）分局動作することにな
る。

従って、全分局数は（Ｋ＋１）Ｍ＋Ｋ（Ｎ＋ΔＮ−３Ｍ
−Ｍ）＋にΔＭ−Ｍ＋ＫＮ＋にΔＭ となる。

つまり前記の機能を付加することによりＡ−ΔＭ＋にΔ
ＮだけでなくＡ＝にΔＮの２種類の分局数オフセットを
実現することができる。

このように、分周数オフセットを容易に与えることがで
き、従来の回路のように設定値が負の整数になるような
不都合が生じない。

このようなり変分周回路を用いれば、受信器における分
周を非常に良好に行うことができる。

例えば受信機の局部発１振周波数を受信周波数値を分周
デ゛−夕として分周し、ＦＭにあっては１１００ｋＨｚ
Ａにあっては１ｋＨｚの分局出力を得る場合、例えば次
表のような分局数オフセットΔＭ、ΔＮを与えることに
よって達せられる。

但し、ｆＦＭ二ＦＭ受信周波数 −ｆＡＭ：ＡＭ受信周波数 に： １０ この表に示したようにΔＭ、ΔＮを入れれば所望のオフ
セット分周が可能なわけだが、主分周回路２は前述した
ように実際にはＮ＋ΔＮ−３Ｍ１即ちΔＮ−ΔＭのオフ
セット分周を行うわけで、その値を表に示した。

ここで主分周回路２のオフセット数ΔＮ−ΔＭの種類が
増加すると、一般に回路が複雑化するとともに主分周回
路２の動作周波数性能を低下させる大きな要因となる。

本発明の他の方法によってこの要因を軽減することがで
きる。

即ち、ｆＡＭ ＋ ４５０ ｋ ＨｚとｆＡＭ＋４５５
ｋＨｚないしｆ ＡＭ ＋ ４５９ ｋ Ｈｚ ｌこ着
目するといずれもΔＮ−４５で同一である。

従って前述したようにプリスケーラ回路１に与える制御
信号をラッチ回路４，５の各出力頁のアンド信号で与え
る機能を付加してΔＭにかかわらずＡ＝にΔＮのオフセ
ット分周ができるようにしておけば、たとえばｆＡＭ＋
４５５ｋＨ２（ΔＭ＝５、ΔＮ−４５、ΔＮ−ΔＭ＝４
０）の状態にしたまま、即ち主分周回路のオフセット数
ΔＮ−ΔＭ＝４５−０＝４５を設けることなく単に上記
機能の切換によってＡ−にΔＮ＝１０Ｘ４５＝４５０の
オフセット分周を実現できる。

なお本発明は上記実症例に限定されるものではない。

例えば補助分周回路のＭ分周動作を主分周回路の（Ｎ十
ΔＮ−ΔＭ）分局動作中に実行するようにすればよいも
のである。

またプリスケーラ回路の設定値にや他の設定値は、その
目的、仕様に応じて適宜定めればよいものである。

その上、第１図に示す概略構成図にあって回路を実現す
る為には、各種タイミングを適宜設定しなければならな
いことは勿論である。

また制御回路も種々の回路構成で実現することができる
。

要するに本発明は、その要旨を逸脱しない範囲で実施す
ることができる。

【図面の簡単な説明】

第１図は本発明回路の一実施例を示す概略構成図、第２
図は同実拘例の動作モードを示すタイミング図である。 １・・・・・・制御型プリスケーラ回路、２・・・・・
・主分周回路、３・・・・・・補助分周回路、４・・・
・・・ラッチ回路（第１の制御回路）、５・・・・・・
ラッチ回路（第２の制御回路）、７・・・・・・スイッ
チ回路。

Claims (1)

1. 【特許請求の範囲】 １ 制御信号に基づいて入力信号をに分周、または（Ｋ
   ＋１）分周する制御型プリスケーラ回路とこのプリスケ
   ーラ回路の出力を設定値ΔＭ（ΔＭ〈Ｋ：自然数）、Ｎ
   （自然数）及びΔＮ（整数）に基づいて（Ｎ＋ΔＮ−Δ
   Ｍ）分周する主分周回路と、前記ΔＭまたは設定値Ｍ（
   Ｍ＜Ｋ：自然数）を選択的に入力して前記プリスケーラ
   回路の出力をΔＭ分周、またはＭ分周する補助分周回路
   と、前記主分周回路の出力によってセットされ、前記補
   助分周回路をΔＭ分周動作させると共に、この補助分周
   回路のΔＭＭ分周出力よってリセットされ、補助分周回
   路にＭ分周動作させる第１の制御回路と、前記補助分周
   回路の上記Ｍ分周出力と前記第１の制御回路のリセット
   出力に基づいて前記制御信号を出力し、前記プリスケー
   ラ回路をに分周動作させると共に前記補助分周回路のΔ
   ＭおよびＭ分周動作時には（Ｋ＋１）分周動作させる第
   ２の制御回路とを具備したことを特徴とする可変分周回
   路。 ２ 前記第２の制御回路は、前記補助分周回路のＭ分周
   動作時のみ前記プリスケーラ回路を（Ｋ＋１）分局動作
   させるよう構成されたものである特許請求の範囲第１項
   記載の可変分周回路。