JPS5939909B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS5939909B2 JPS5939909B2 JP53037758A JP3775878A JPS5939909B2 JP S5939909 B2 JPS5939909 B2 JP S5939909B2 JP 53037758 A JP53037758 A JP 53037758A JP 3775878 A JP3775878 A JP 3775878A JP S5939909 B2 JPS5939909 B2 JP S5939909B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0839—Cathode regions of thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41716—Cathode or anode electrodes for thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/42308—Gate electrodes for thyristors
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7428—Thyristor-type devices, e.g. having four-zone regenerative action having an amplifying gate structure, e.g. cascade (Darlington) configuration
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Description
【発明の詳細な説明】
本発明はゲート電極を有した半導体装置（サイリスタ）
に関する。
に関する。
逆阻止サイリスタ、逆導通サイリスタ、トライアツク等
においては、ｄｉ／ｄを耐量を向上させるため、様々な
ゲート構造が考えられている。
においては、ｄｉ／ｄを耐量を向上させるため、様々な
ゲート構造が考えられている。
第１図、第２図は従来の逆阻止サイリスタを示し、１は
サイリスタ本体で、これはＰ型エミッタ層２、Ｎ型ベー
ス層３、Ｐ瀘ベース層４、Ｎ型エミッタ層５及びＮ型補
助エミッタ層６を積層してなる。このエミッタ層６はパ
イロットサイリスタとして働く部分である。エミッタ層
５は、一般的にはＰ型ベース層４とカソード電極□を低
抵抗接触させることによりｄｖ／ｄを耐量を向上させる
目的で、小さなエミッタ短終孔（図示せず）が設けてあ
る。補助ゲート電極９はゲート電極８とカソード電極７
間でＮ層６とＰ層４に低抵抗接触しかつカソード電極１
をとり囲むように設けられている。カソード電極Ｔとは
反対側の主面にはＰ層２と低抵抗接触するアノード電極
１０が設けられている。パイロットリングゲートとして
の電極９の働きは、ゲート電極８に信号が供給されるこ
とで、Ｎ層６がエミッタとして機能し、その部分で初期
点弧が生じる。この初期点弧電流はリング状ゲート電極
９に流入し、該ゲート電極９の全周からＰ層４を介して
Ｎ層５に流れ込み、メインのサイリスタが点弧されるも
のである。ところで上記サイリスタは、カソード面積を
大きくして、出来るだけ電流容量を大きくするために、
Ｎ層５及びカソード電極Ｔを真円とせず、切欠き１１を
設けて略半円状にするのが普通である。
サイリスタ本体で、これはＰ型エミッタ層２、Ｎ型ベー
ス層３、Ｐ瀘ベース層４、Ｎ型エミッタ層５及びＮ型補
助エミッタ層６を積層してなる。このエミッタ層６はパ
イロットサイリスタとして働く部分である。エミッタ層
５は、一般的にはＰ型ベース層４とカソード電極□を低
抵抗接触させることによりｄｖ／ｄを耐量を向上させる
目的で、小さなエミッタ短終孔（図示せず）が設けてあ
る。補助ゲート電極９はゲート電極８とカソード電極７
間でＮ層６とＰ層４に低抵抗接触しかつカソード電極１
をとり囲むように設けられている。カソード電極Ｔとは
反対側の主面にはＰ層２と低抵抗接触するアノード電極
１０が設けられている。パイロットリングゲートとして
の電極９の働きは、ゲート電極８に信号が供給されるこ
とで、Ｎ層６がエミッタとして機能し、その部分で初期
点弧が生じる。この初期点弧電流はリング状ゲート電極
９に流入し、該ゲート電極９の全周からＰ層４を介して
Ｎ層５に流れ込み、メインのサイリスタが点弧されるも
のである。ところで上記サイリスタは、カソード面積を
大きくして、出来るだけ電流容量を大きくするために、
Ｎ層５及びカソード電極Ｔを真円とせず、切欠き１１を
設けて略半円状にするのが普通である。
つまり切欠き１１の付近に主ゲート電極８を設けるので
ある。そして補助ゲート電極９とカソード電極７との間
隔は、全周にわたりー定間隔とするのが、従来行なわれ
てきた方法である。しかしこのような構造では、サイリ
スタが大電流化し、シリコン径（サイリスタ本体１の径
）が大きなものになつてくると、電流サージ領域で問題
が生じることが分つた。即ち、一般的にはサイリスタに
大電流が流れ、素子温度が異常に高くなると、サイリス
タ本体１の各ＰＮ接合部はＰＮ接合本来の機能がなくな
り、サイリスタ本体１は単なるシリコン板つまり純抵抗
化してしまう。
ある。そして補助ゲート電極９とカソード電極７との間
隔は、全周にわたりー定間隔とするのが、従来行なわれ
てきた方法である。しかしこのような構造では、サイリ
スタが大電流化し、シリコン径（サイリスタ本体１の径
）が大きなものになつてくると、電流サージ領域で問題
が生じることが分つた。即ち、一般的にはサイリスタに
大電流が流れ、素子温度が異常に高くなると、サイリス
タ本体１の各ＰＮ接合部はＰＮ接合本来の機能がなくな
り、サイリスタ本体１は単なるシリコン板つまり純抵抗
化してしまう。
この状態では、シリコンペレツ卜全面積に市流が均等に
流れてカソード電極７に集中せられる。その過程を説明
すると、サイリスタ本体１の外周と補助ゲート屯極９と
の間に流れた電流は該屯極９に集められ、そこからカソ
ード電極７に流れ込む。つまり第２図において、カソー
ド電極直下の電極１１はそのままカソード電極７に流れ
込むが、外周側の屯流１２，ｉ３は一担補助ゲート屯極
９を通り、再びシリコン表面を経由してカソード電極７
に流れ込む。ここでサイリスタ本体１の外周縁と補助ゲ
ート電極９との距離を第１図で見ると、切欠き１１の存
在する付近が真円となつた部分より大となつている。従
つてこの切欠き１１付近に位置する補助ゲート電極には
、他の部分より大きな電流１２（１２〉Ｉ３）が流れ込
むのである。この電流１２は、補助ゲート電極９を通し
てカソード電極７に流れ込む過程において、電極７，９
間距離が全周にわたり一定間隔であるならば、補助ゲー
ト電極９には、その全周にわたりシート抵抗（一般には
数ミクロンのアルミニウム層を電極として用いるため）
があるため、該電・雁９からはその全円周について均等
の゛屯流が流れず、切欠き１１付近のカソード電極７へ
の流入電流が最大となる。この電流の最も多く流れる部
分が電流サージの際に熱破壊（永久破壊）されるもので
ある。本発明は上記事情に鑑みてなされたもので、サイ
リスタ本体の外周と補助ゲート電極との間隔が部分的ま
たは全体的に差がある時には、補助ゲート電極とカソー
ド電極との間隔を部分的または全体的に変えることによ
り、覗流サージ耐量を増大させることができる半導体装
置を提供しようとするものである。
流れてカソード電極７に集中せられる。その過程を説明
すると、サイリスタ本体１の外周と補助ゲート屯極９と
の間に流れた電流は該屯極９に集められ、そこからカソ
ード電極７に流れ込む。つまり第２図において、カソー
ド電極直下の電極１１はそのままカソード電極７に流れ
込むが、外周側の屯流１２，ｉ３は一担補助ゲート屯極
９を通り、再びシリコン表面を経由してカソード電極７
に流れ込む。ここでサイリスタ本体１の外周縁と補助ゲ
ート電極９との距離を第１図で見ると、切欠き１１の存
在する付近が真円となつた部分より大となつている。従
つてこの切欠き１１付近に位置する補助ゲート電極には
、他の部分より大きな電流１２（１２〉Ｉ３）が流れ込
むのである。この電流１２は、補助ゲート電極９を通し
てカソード電極７に流れ込む過程において、電極７，９
間距離が全周にわたり一定間隔であるならば、補助ゲー
ト電極９には、その全周にわたりシート抵抗（一般には
数ミクロンのアルミニウム層を電極として用いるため）
があるため、該電・雁９からはその全円周について均等
の゛屯流が流れず、切欠き１１付近のカソード電極７へ
の流入電流が最大となる。この電流の最も多く流れる部
分が電流サージの際に熱破壊（永久破壊）されるもので
ある。本発明は上記事情に鑑みてなされたもので、サイ
リスタ本体の外周と補助ゲート電極との間隔が部分的ま
たは全体的に差がある時には、補助ゲート電極とカソー
ド電極との間隔を部分的または全体的に変えることによ
り、覗流サージ耐量を増大させることができる半導体装
置を提供しようとするものである。
以下第３図、第４図を参照して本発明の一実施例を説明
する。
する。
なお本実施例は前記従来例のものとほとんど対応するの
で、対応する個所には同一符号を付して説明を省略し、
異なる点を説明する。本構成で特徴とするところは、サ
イリスタ本体１の外周縁部と補助ゲート電極９間の距離
が大の部分（ここでは切欠き１１が設けられた距離Ｌ１
の部分）付近に存在する補助ゲート電極９及びカソード
電極７間距離（ここでは距離１１）を、上記外周縁部と
補助ゲート屯極９間の距離が小の部分（ここでは距離Ｌ
２の部分）付近に存在する補助ゲート電極９及びカソー
ド電極７間距離（ここでは距離２２）より大とした点で
ある。つまり２１〉Ｌ２なる場合は１１〉１２とするの
である。上記実施例に従がう一実験例を下記に示す。即
ちサイリスタ本体１の直径が７５ｍｍのサイリスタでは
Ｌ１＝８ｍｍ，Ｌ２＝５ｍｍとした時、１１−１２＝１
ｍｍ．としたら、電流サージ耐量は３５〜４２ＫＡ（５
０Ｈｚ正弧半波通電）であつたが、１１＝１．５ｍｍ，
１２＝１韮とすることで、電流サージ耐量は４５〜５０
ＫＡに改善された。なお１１を必要以上に１２より大き
くしても、より大きな効果は得られず、かえつて電流サ
ージ耐量は減少する方向にあつた。最適な１１，１２の
比率は、補助ゲート電極９、カソード電極７間のシリコ
ンの消費する電力損失が全周にわたり略々均一になるの
が理想的である。Ｌ２／Ｌ１と１２／１１の比率は、捕
助ゲート電極９のシート抵抗により変わるが、計算で求
めることは容易である。第５図は本発明の他の実施例で
あり）Ｄｖ／Ｄｔ耐量をより大きくするためにＮ型エミ
ツタ層５にスリツトを設け、周辺でも短絡エミツタ構造
としたもので、Ｌ１〉Ｌ２の時ｊ１〉１２とする関係は
変わらない。
で、対応する個所には同一符号を付して説明を省略し、
異なる点を説明する。本構成で特徴とするところは、サ
イリスタ本体１の外周縁部と補助ゲート電極９間の距離
が大の部分（ここでは切欠き１１が設けられた距離Ｌ１
の部分）付近に存在する補助ゲート電極９及びカソード
電極７間距離（ここでは距離１１）を、上記外周縁部と
補助ゲート屯極９間の距離が小の部分（ここでは距離Ｌ
２の部分）付近に存在する補助ゲート電極９及びカソー
ド電極７間距離（ここでは距離２２）より大とした点で
ある。つまり２１〉Ｌ２なる場合は１１〉１２とするの
である。上記実施例に従がう一実験例を下記に示す。即
ちサイリスタ本体１の直径が７５ｍｍのサイリスタでは
Ｌ１＝８ｍｍ，Ｌ２＝５ｍｍとした時、１１−１２＝１
ｍｍ．としたら、電流サージ耐量は３５〜４２ＫＡ（５
０Ｈｚ正弧半波通電）であつたが、１１＝１．５ｍｍ，
１２＝１韮とすることで、電流サージ耐量は４５〜５０
ＫＡに改善された。なお１１を必要以上に１２より大き
くしても、より大きな効果は得られず、かえつて電流サ
ージ耐量は減少する方向にあつた。最適な１１，１２の
比率は、補助ゲート電極９、カソード電極７間のシリコ
ンの消費する電力損失が全周にわたり略々均一になるの
が理想的である。Ｌ２／Ｌ１と１２／１１の比率は、捕
助ゲート電極９のシート抵抗により変わるが、計算で求
めることは容易である。第５図は本発明の他の実施例で
あり）Ｄｖ／Ｄｔ耐量をより大きくするためにＮ型エミ
ツタ層５にスリツトを設け、周辺でも短絡エミツタ構造
としたもので、Ｌ１〉Ｌ２の時ｊ１〉１２とする関係は
変わらない。
なおこの例とは逆に、カソード電極７にスリツトを設け
て短絡エミツタ構造としても、略々同じ効果が得られた
。第６図、第７図はそれぞれ更に異なる実施例であり、
第６図はサイリスタ本体１、補助ゲート電極９、カソー
ド電極７相互間を偏心関係としたとした場合の例、第７
図は切欠き１１の構成を彎曲形状とした場合の例である
が、Ｌ１〉Ｌ２の時１１〉１２とする関係は前記の場合
と同様である。
て短絡エミツタ構造としても、略々同じ効果が得られた
。第６図、第７図はそれぞれ更に異なる実施例であり、
第６図はサイリスタ本体１、補助ゲート電極９、カソー
ド電極７相互間を偏心関係としたとした場合の例、第７
図は切欠き１１の構成を彎曲形状とした場合の例である
が、Ｌ１〉Ｌ２の時１１〉１２とする関係は前記の場合
と同様である。
ただ第６図では、本体１の外周縁と補助ゲート電極９間
の距離は全体的に不均一となるから、これに合わせて補
助ゲート電極９とカソード電極７間距離も不均一化して
ある。なお上記各実施例では逆阻止サイリスタに本発明
を適用したが、逆導通サイリスタやトライアツク等に適
用しても、同様の効果が得られることは言うまでもない
。
の距離は全体的に不均一となるから、これに合わせて補
助ゲート電極９とカソード電極７間距離も不均一化して
ある。なお上記各実施例では逆阻止サイリスタに本発明
を適用したが、逆導通サイリスタやトライアツク等に適
用しても、同様の効果が得られることは言うまでもない
。
以上説明した如く本発明によれば、電流サージが生じた
場合でも、サイリスタ本体内の通電々流がいずれの個所
でも均等に流れるようにしたので、電流サージ耐量が向
上するものである。
場合でも、サイリスタ本体内の通電々流がいずれの個所
でも均等に流れるようにしたので、電流サージ耐量が向
上するものである。
第１図は従来のサイリスタの平面図、第２図は第１図の
−線に溢う断面図、第３図は本発明の一実施ψ１ｊの平
面図、第４図は第３図の一線に溢う断面図、第５図ない
し第７図は本発明の他の実施例の平面図である。 １・・・・・・サイリスタ本体、７・・・・・・カソー
ド電極、８・・・・・・ゲート電極、９・・・・・・補
助ゲート電極、１０・・・・・・アノード電極。
−線に溢う断面図、第３図は本発明の一実施ψ１ｊの平
面図、第４図は第３図の一線に溢う断面図、第５図ない
し第７図は本発明の他の実施例の平面図である。 １・・・・・・サイリスタ本体、７・・・・・・カソー
ド電極、８・・・・・・ゲート電極、９・・・・・・補
助ゲート電極、１０・・・・・・アノード電極。
Claims (1)
- １ Ｐ，Ｎ各層が交互に積層されたサイリスタ本体と、
該本体の一方の主面に設けられたアノード電極と、前記
本体の反対側主面に設けられたカソード電極と、前記反
対側主面においてカソード電極の近傍に設けられたゲー
ト電極と、前記カソード電極の外周に沿つて設けられゲ
ート電極とカソード電極間を通る補助ゲート電極とを具
備し、前記サイリスタ本体の反対側主面の外周縁部と補
助ゲート電極間距離は部分的または全体的に不均一化さ
れ、前記外周縁部と補助ゲート電極間距離が比較的大の
部分付近に存在する補助ゲート電極及びカソード電極間
距離を、前記外周縁部と補助ゲート電極間距離が比較的
小の部分付近に存在する補助ゲート電極及びカソード電
極間距離より大としたことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53037758A JPS5939909B2 (ja) | 1978-03-31 | 1978-03-31 | 半導体装置 |
| DE2912242A DE2912242C2 (de) | 1978-03-31 | 1979-03-28 | Halbleitervorrichtung |
| US06/255,167 US4414559A (en) | 1978-03-31 | 1981-04-17 | Semiconductor thyristor device with laterally displaced auxiliary and main cathode regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53037758A JPS5939909B2 (ja) | 1978-03-31 | 1978-03-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54129988A JPS54129988A (en) | 1979-10-08 |
| JPS5939909B2 true JPS5939909B2 (ja) | 1984-09-27 |
Family
ID=12506358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53037758A Expired JPS5939909B2 (ja) | 1978-03-31 | 1978-03-31 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4414559A (ja) |
| JP (1) | JPS5939909B2 (ja) |
| DE (1) | DE2912242C2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739574A (en) * | 1980-08-22 | 1982-03-04 | Toshiba Corp | Semiconductor device |
| US5239923A (en) * | 1992-03-01 | 1993-08-31 | Harco Graphic Products, Inc. | Screen printer |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1209211B (de) * | 1962-03-27 | 1966-01-20 | Siemens Ag | Steuerbares Halbleiterbauelement mit mindestens drei pn-UEbergaengen und mit einer Steuerelektrode |
| CH495631A (de) * | 1964-11-28 | 1970-08-31 | Licentia Gmbh | Steuerbarer Halbleitergleichrichter |
| US3440501A (en) * | 1967-02-02 | 1969-04-22 | Gen Electric | Double-triggering semiconductor controlled rectifier |
| US3573572A (en) * | 1968-09-23 | 1971-04-06 | Int Rectifier Corp | Controlled rectifier having high rate-of-rise-of-current capability and low firing gate current |
| JPS5532027B2 (ja) * | 1973-02-14 | 1980-08-22 | ||
| JPS541437B2 (ja) * | 1973-04-18 | 1979-01-24 | ||
| US4028721A (en) * | 1973-08-01 | 1977-06-07 | Hitachi, Ltd. | Semiconductor controlled rectifier device |
| JPS5413959B2 (ja) * | 1973-10-17 | 1979-06-04 | ||
| JPS5927108B2 (ja) * | 1975-02-07 | 1984-07-03 | 株式会社日立製作所 | 半導体制御整流装置 |
| JPS51142983A (en) * | 1975-06-04 | 1976-12-08 | Hitachi Ltd | Scr |
-
1978
- 1978-03-31 JP JP53037758A patent/JPS5939909B2/ja not_active Expired
-
1979
- 1979-03-28 DE DE2912242A patent/DE2912242C2/de not_active Expired
-
1981
- 1981-04-17 US US06/255,167 patent/US4414559A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54129988A (en) | 1979-10-08 |
| DE2912242C2 (de) | 1983-06-16 |
| DE2912242A1 (de) | 1979-10-04 |
| US4414559A (en) | 1983-11-08 |
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