JPS5936880A - ビツト計数回路 - Google Patents
ビツト計数回路Info
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- JPS5936880A JPS5936880A JP57147942A JP14794282A JPS5936880A JP S5936880 A JPS5936880 A JP S5936880A JP 57147942 A JP57147942 A JP 57147942A JP 14794282 A JP14794282 A JP 14794282A JP S5936880 A JPS5936880 A JP S5936880A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、−・連のヒッ１列中の特定のヒツト例えば“
１゛或いは“０”のビットの個数を計数するビット計数
回路に関するものである。
１゛或いは“０”のビットの個数を計数するビット計数
回路に関するものである。
従来技術と問題点
画像処理分野等に於ては、例えば２値画像の成る領域内
の自画素或いは黒画素の個数を６１数し、パターンの特
徴を抽出することが行われている。
の自画素或いは黒画素の個数を６１数し、パターンの特
徴を抽出することが行われている。
この場合、２値画像のビット列中の“１゛或いは“Ｏ”
の個数を計数する処理が必要となるものである。第１図
は従来のビット計数回路の−・例のブロック図であり、
ＩＮは被計数ビット列の入力データ、ＳＲはパラレルイ
ン・シリアルアウトのシフトレジスタ、ＣＮＴはカウン
タ、ＥＯＲは排他的論理和回路、ｂＣは計数すべき特定
のヒツトを指示する１数ビット制御信号である。被計数
ヒツト列は、データ転送単位毎にシフトレジスタＳ Ｒ
にセットされ、順次１ピツ１〜のシフトにより排他的論
理和回路ＥＯＲで針数ヒツト制御信号ｂ ｃとの排他的
論理和がとられ、排他的論理和出力かカウンタＣＮＴに
入力されて計数され、計数結果が特定ヒツトのＲ１数値
として出力される。この従来の構成では、Ｉヒツト一単
位で計数する為、比較的簡単な構成となるが、長いビッ
ト列に対しては処理時間が長くなる欠点がある。
の個数を計数する処理が必要となるものである。第１図
は従来のビット計数回路の−・例のブロック図であり、
ＩＮは被計数ビット列の入力データ、ＳＲはパラレルイ
ン・シリアルアウトのシフトレジスタ、ＣＮＴはカウン
タ、ＥＯＲは排他的論理和回路、ｂＣは計数すべき特定
のヒツトを指示する１数ビット制御信号である。被計数
ヒツト列は、データ転送単位毎にシフトレジスタＳ Ｒ
にセットされ、順次１ピツ１〜のシフトにより排他的論
理和回路ＥＯＲで針数ヒツト制御信号ｂ ｃとの排他的
論理和がとられ、排他的論理和出力かカウンタＣＮＴに
入力されて計数され、計数結果が特定ヒツトのＲ１数値
として出力される。この従来の構成では、Ｉヒツト一単
位で計数する為、比較的簡単な構成となるが、長いビッ
ト列に対しては処理時間が長くなる欠点がある。
又第２図に示すように、変換テーブルｉ’ ＋３ Ｌを
設り、被計数ヒツト列を７１ルスとし、そのアドレス入
力の“１”の個数を出力することが提案されている。同
図に於て、ＲＥＧＩ、ＲｕＯ２はレジスタ、Ｅ ＯＲＳ
は排他的論理和回路群、八Ｄ ＋）は加算器である。レ
ジスタＲＥＧＩにセラ１−された被計数ビット列の入力
データＩＮは、排他的論理和回路群ＥＯＲ３を介して変
換テーブルｉ゛Ｂ Ｌのアドレスとなるもので、計数す
べき特定のビットを“１” （又は“０゛）とすると、
剖数ヒツト制御信号ｂ ｃ、を“０゛（又は“′１”）
とし、排他的論理和回路群ＥＯＲ３を介して変換テーブ
ルｉ’ＢＬのアドレスとする。例えばレジスタＲＥ Ｇ
１にセットされた人力データＩ Ｎが“０１１１０１
０１ ” 、 ” Ｉ ｌ ｌ ｌ Ｉ Ｉ Ｉ ｌ
”の８ビットのとき、°′１”のヒツトを計数する場
合、計数ビット制御信！ｂｃは“０”とし、入力データ
ＩＮはそのまま排他的論理和回路Ｅ ＯＲＳを介してア
ドレス入力となり、変換テーブルｉ’ ）３１、から、
それぞれ“ｏｔｏｔ”、”ｔｏｏｏ”が出力されるよ・
うに構成される。この変換出力はレジスタＲＩＦ、Ｇ
２にヒツトされ、次の８ビツト中の“１パの個数の変換
出力と加算器ＡＤＤで加算され、レジスタＲ［乞Ｇ２に
“１１０１”がセットされ、その内容は順次累積された
ものとなる。
設り、被計数ヒツト列を７１ルスとし、そのアドレス入
力の“１”の個数を出力することが提案されている。同
図に於て、ＲＥＧＩ、ＲｕＯ２はレジスタ、Ｅ ＯＲＳ
は排他的論理和回路群、八Ｄ ＋）は加算器である。レ
ジスタＲＥＧＩにセラ１−された被計数ビット列の入力
データＩＮは、排他的論理和回路群ＥＯＲ３を介して変
換テーブルｉ゛Ｂ Ｌのアドレスとなるもので、計数す
べき特定のビットを“１” （又は“０゛）とすると、
剖数ヒツト制御信号ｂ ｃ、を“０゛（又は“′１”）
とし、排他的論理和回路群ＥＯＲ３を介して変換テーブ
ルｉ’ＢＬのアドレスとする。例えばレジスタＲＥ Ｇ
１にセットされた人力データＩ Ｎが“０１１１０１
０１ ” 、 ” Ｉ ｌ ｌ ｌ Ｉ Ｉ Ｉ ｌ
”の８ビットのとき、°′１”のヒツトを計数する場
合、計数ビット制御信！ｂｃは“０”とし、入力データ
ＩＮはそのまま排他的論理和回路Ｅ ＯＲＳを介してア
ドレス入力となり、変換テーブルｉ’ ）３１、から、
それぞれ“ｏｔｏｔ”、”ｔｏｏｏ”が出力されるよ・
うに構成される。この変換出力はレジスタＲＩＦ、Ｇ
２にヒツトされ、次の８ビツト中の“１パの個数の変換
出力と加算器ＡＤＤで加算され、レジスタＲ［乞Ｇ２に
“１１０１”がセットされ、その内容は順次累積された
ものとなる。
この第２図の従来例は、複数ヒツトを−・括処理するこ
とになるから、処理時間が短い利点があるが、ビット個
数の累積加算の為の加算器ＡＤＤを必要とし、又被計数
ビット列が長くなると、加算器Ａ Ｄ、Ｄ及びレジスタ
ＲＴコＧ２のビット幅が増加し、回路規模が大きくなる
欠点がある。
とになるから、処理時間が短い利点があるが、ビット個
数の累積加算の為の加算器ＡＤＤを必要とし、又被計数
ビット列が長くなると、加算器Ａ Ｄ、Ｄ及びレジスタ
ＲＴコＧ２のビット幅が増加し、回路規模が大きくなる
欠点がある。
発明の目的
本発明は、加算器を必要とすることなく、８１数処理を
複数ビット一括処理で行うごとにより、比較的回路規模
を小さく、且−）高速でヒツトδ１数を行うことができ
るようにすることを目的とするものである。以下実施例
について詳細に説明する。
複数ビット一括処理で行うごとにより、比較的回路規模
を小さく、且−）高速でヒツトδ１数を行うことができ
るようにすることを目的とするものである。以下実施例
について詳細に説明する。
発明の実施例
第３図は本発明の一実施例のブロック図であり、ＲＥ
Ｇ ｌ 、 ’ＲＥ Ｃ； ２はレジスタ、ｃＮ′ｒば
カウンタ、Ｅ ＯＲＳは排他的論理和回路群、ｉ’ Ｂ
Ｌは変換テーブルである。変換テーブルＴ Ｂ Ｌは
、続出専用メモリ （ＲＯＭ）等のメモリで構成され、
被計数ヒツト列と中間計数値の下位ビットとをアドレス
入力とし、被計数ビット列中の“′１”のピッ１の個数
と一ト位中間旧数値との和を出力するものである。被計
数ヒツト列とＦ位中間計数値のビット長をそれぞれｍ、
ｎとすると、ｍ≦２ｎの関係を満足するように選定する
。このときの出力はｎ−Ｌ１ヒツトとなる。この出力の
最」１位ビットをキ１ツリ一部Ｃ１ン、ド位ｎピッＩ・
をり・Ｊ１部Ｓ（ＪＭとする。例えば、被計数ヒツト列
を８ビット、下位中間Ｍｌ数値を３ヒッ１−とすると、
それぞれ“１０１００１１０”、’“１ （ｌ １ ”
の場合、これを結合した＋ ０１０ （ｌ ｌ １０１
ｏ １”をアドレス人力とし、被ｎｉ数ピッｉ・列中
の“１°゛ビットの個数４と下位中間ｎ１数値５との和
９を２進４ヒツ）・で表現した“”１００１″を出力す
る。このときキャリ一部ＣＲは“１”、サム部ＳＵＭは
’ ００１ ”となる。
Ｇ ｌ 、 ’ＲＥ Ｃ； ２はレジスタ、ｃＮ′ｒば
カウンタ、Ｅ ＯＲＳは排他的論理和回路群、ｉ’ Ｂ
Ｌは変換テーブルである。変換テーブルＴ Ｂ Ｌは
、続出専用メモリ （ＲＯＭ）等のメモリで構成され、
被計数ヒツト列と中間計数値の下位ビットとをアドレス
入力とし、被計数ビット列中の“′１”のピッ１の個数
と一ト位中間旧数値との和を出力するものである。被計
数ヒツト列とＦ位中間計数値のビット長をそれぞれｍ、
ｎとすると、ｍ≦２ｎの関係を満足するように選定する
。このときの出力はｎ−Ｌ１ヒツトとなる。この出力の
最」１位ビットをキ１ツリ一部Ｃ１ン、ド位ｎピッＩ・
をり・Ｊ１部Ｓ（ＪＭとする。例えば、被計数ヒツト列
を８ビット、下位中間Ｍｌ数値を３ヒッ１−とすると、
それぞれ“１０１００１１０”、’“１ （ｌ １ ”
の場合、これを結合した＋ ０１０ （ｌ ｌ １０１
ｏ １”をアドレス人力とし、被ｎｉ数ピッｉ・列中
の“１°゛ビットの個数４と下位中間ｎ１数値５との和
９を２進４ヒツ）・で表現した“”１００１″を出力す
る。このときキャリ一部ＣＲは“１”、サム部ＳＵＭは
’ ００１ ”となる。
初期状態としては、カウンタＣＮＴとレジスタＲＥＧ２
はクリアされる。そして被計数ヒツト列をデータ転送単
位毎に入力データＩＮとしてレジスタＲＥＧＩにセット
する。ごのレジスタＲ）Ｅ Ｇ１の内容は、計数ヒツト
制御信号ｂｃにより排他的論理和回路群ＥＯＲ３で、“
１゛ビツト計数はそのまま、“Ｏ゛ヒツＩ計数時は各ビ
ットが反転される。そして排他的論理和回路群Ｅ Ｏ１
２Ｓの ゛出力は、レジスタＲＥＧ２の内容と連結さ
れて変換テーブルＩＢＬのアドレス入力となる。この変
換テーブル′Ｔ’ Ｂ Ｌの出力は、排他的論理和回路
群Ｅ ＯＲＳの出力中に含まれる゛１゛ビットの個数と
レジスタＲＥＧ２の内容との和となる。その出力のサム
部ＳＵＭはレジスタＲＩＣＧ ２にセットされ、キャリ
ーＩｔｓ ＣＲはカウンタＣＮ Ｔのカウントイネーブ
ル信号となり、キャリ一部ＣＲが” ｊ ”の時のみカ
ウントアツプされる。
はクリアされる。そして被計数ヒツト列をデータ転送単
位毎に入力データＩＮとしてレジスタＲＥＧＩにセット
する。ごのレジスタＲ）Ｅ Ｇ１の内容は、計数ヒツト
制御信号ｂｃにより排他的論理和回路群ＥＯＲ３で、“
１゛ビツト計数はそのまま、“Ｏ゛ヒツＩ計数時は各ビ
ットが反転される。そして排他的論理和回路群Ｅ Ｏ１
２Ｓの ゛出力は、レジスタＲＥＧ２の内容と連結さ
れて変換テーブルＩＢＬのアドレス入力となる。この変
換テーブル′Ｔ’ Ｂ Ｌの出力は、排他的論理和回路
群Ｅ ＯＲＳの出力中に含まれる゛１゛ビットの個数と
レジスタＲＥＧ２の内容との和となる。その出力のサム
部ＳＵＭはレジスタＲＩＣＧ ２にセットされ、キャリ
ーＩｔｓ ＣＲはカウンタＣＮ Ｔのカウントイネーブ
ル信号となり、キャリ一部ＣＲが” ｊ ”の時のみカ
ウントアツプされる。
レジスタＲＥ Ｇ ２へのサム部ＳｔＪＭのセットとカ
ウンタＣＮＴのカウント動作と同時に、次の被計数ビッ
ト列がレジスタＲＥＧ ｌにセットされ、前述の処理が
繰り返される。そして最終的なビット８１数値は、Ｌ位
ヒツトがカウンタＣＮ ’ｒに、下位ヒラＩ・がし・ジ
スタＲＥＧ２に保持されζいるので、それらを連結した
内容がビット８１数値として出力される・ 第４図は、前述の動作の・−例の説明図であり、第３図
と同一＋ Ｍｌ！分を同一１１号で示している。なお被
ａ１数ヒツト列のデータ転送単位を４ヒツト、レジスタ
ＲＩＥＧＩ、ＲＥＧ２のヒツト幅をそれぞれ４ヒツト、
２ヒツ１〜とした場合について、（１）〜（４）のステ
ップで示ずものである。１ＪＪｉｌｌ数ヒツ１〜列”１
００１１１１１００１１１１１０”の“１”ヒラ１の個
数を計数する場合、（１）ステ゛ンブでは、カウンタＣ
Ｎ ’１”とレジスタＲＩＥ Ｇ ２とは先ずクリアさ
れ、レジスタＲＥ Ｇ Ｌには、被６１数ビット列の先
頭から’１００１”の４ヒツトがセットされる。” ｉ
”ヒツトの個数を計数する場合であるから、排他的論
理和回路群ＥＯＲ３の１．１．１力は、レジスタＩマＥ
ＧＩの内容と同一・とｌ、。、変換テーブル’Ｉ’ Ｂ
Ｌのアドレス入力としζ番よ、レジスタｌでＢＧＩ、
ＲＩＪＧ２の内容が連結さ１＋、 １こ“１００１００
”（又は“’ ００１０ （１１”とすることも可能で
ある。）となり、変換チーフルｉ” １３ Ｌ、の出力
ばＯＩ Ｏ”となる。
ウンタＣＮＴのカウント動作と同時に、次の被計数ビッ
ト列がレジスタＲＥＧ ｌにセットされ、前述の処理が
繰り返される。そして最終的なビット８１数値は、Ｌ位
ヒツトがカウンタＣＮ ’ｒに、下位ヒラＩ・がし・ジ
スタＲＥＧ２に保持されζいるので、それらを連結した
内容がビット８１数値として出力される・ 第４図は、前述の動作の・−例の説明図であり、第３図
と同一＋ Ｍｌ！分を同一１１号で示している。なお被
ａ１数ヒツト列のデータ転送単位を４ヒツト、レジスタ
ＲＩＥＧＩ、ＲＥＧ２のヒツト幅をそれぞれ４ヒツト、
２ヒツ１〜とした場合について、（１）〜（４）のステ
ップで示ずものである。１ＪＪｉｌｌ数ヒツ１〜列”１
００１１１１１００１１１１１０”の“１”ヒラ１の個
数を計数する場合、（１）ステ゛ンブでは、カウンタＣ
Ｎ ’１”とレジスタＲＩＥ Ｇ ２とは先ずクリアさ
れ、レジスタＲＥ Ｇ Ｌには、被６１数ビット列の先
頭から’１００１”の４ヒツトがセットされる。” ｉ
”ヒツトの個数を計数する場合であるから、排他的論
理和回路群ＥＯＲ３の１．１．１力は、レジスタＩマＥ
ＧＩの内容と同一・とｌ、。、変換テーブル’Ｉ’ Ｂ
Ｌのアドレス入力としζ番よ、レジスタｌでＢＧＩ、
ＲＩＪＧ２の内容が連結さ１＋、 １こ“１００１００
”（又は“’ ００１０ （１１”とすることも可能で
ある。）となり、変換チーフルｉ” １３ Ｌ、の出力
ばＯＩ Ｏ”となる。
変換テーブル’Ｉ’ Ｂ Ｌの出力のキートり一部に
Ｒ４ま０”であるから、カウンタに Ｎ ′Ｆのカラン
１−ｒツブは行われず、サム部ＳＵＭの“’ １０ ”
がレジスタＲＥ Ｇ ２にセットされる。それと同時る
こレジスタＲＥ Ｇ １に次の被計数ビット列の４ヒ゛
ントの” ｌ ］ ｌ １”がセットされる。そしてレ
ジン、りＲＥＧ２の“１０′′と連結されたアドレス人
力で変換テーブル′１゛旧、のアクセスが行われるの−
Ｃ，変換テーブル′ＦＢＬからは、中間計数値２と被δ
１委父ヒツト列の゛１°゛ビットの個数４との和Ｑ）
［ｉ ４！：２１＜ず“’ １１０ ”が（２）ステッ
プで出力されイ〕。この時キャリ一部ＣＲは“ｌ”であ
るから、力・シンクＣＮＴのカウントアツプが行われる
。以Ｆ同様にして（３）、 （４）ステップにより、
カウンタＣＮ ′Ｆの内容は” ００１０”、レジスタ
ＲＥＧ２の内容は“１１”となり、被計数ビット列中の
“ｉ ”の個数は、００１０１１”即ち１１個となる。
Ｒ４ま０”であるから、カウンタに Ｎ ′Ｆのカラン
１−ｒツブは行われず、サム部ＳＵＭの“’ １０ ”
がレジスタＲＥ Ｇ ２にセットされる。それと同時る
こレジスタＲＥ Ｇ １に次の被計数ビット列の４ヒ゛
ントの” ｌ ］ ｌ １”がセットされる。そしてレ
ジン、りＲＥＧ２の“１０′′と連結されたアドレス人
力で変換テーブル′１゛旧、のアクセスが行われるの−
Ｃ，変換テーブル′ＦＢＬからは、中間計数値２と被δ
１委父ヒツト列の゛１°゛ビットの個数４との和Ｑ）
［ｉ ４！：２１＜ず“’ １１０ ”が（２）ステッ
プで出力されイ〕。この時キャリ一部ＣＲは“ｌ”であ
るから、力・シンクＣＮＴのカウントアツプが行われる
。以Ｆ同様にして（３）、 （４）ステップにより、
カウンタＣＮ ′Ｆの内容は” ００１０”、レジスタ
ＲＥＧ２の内容は“１１”となり、被計数ビット列中の
“ｉ ”の個数は、００１０１１”即ち１１個となる。
前述の如く１６ビツト長の被計数ビット列に対して、レ
ジスタ［ンＥＧＩ、ＲＥＧ２のビ゛ン１−幅をそれぞれ
４ビット、２ビツトとし、変換テーブル１’ Ｂ Ｌの
出力ビツ１−幅を３ピツトとしている為、ヒツトｉｌｌ
数処理に４ステツプを要するごとになるが、それぞれの
ビット幅を拡張することにより、処理ステップの短縮が
可能であるから、計数処理を高速化することができる。
ジスタ［ンＥＧＩ、ＲＥＧ２のビ゛ン１−幅をそれぞれ
４ビット、２ビツトとし、変換テーブル１’ Ｂ Ｌの
出力ビツ１−幅を３ピツトとしている為、ヒツトｉｌｌ
数処理に４ステツプを要するごとになるが、それぞれの
ビット幅を拡張することにより、処理ステップの短縮が
可能であるから、計数処理を高速化することができる。
又第４図の場合、カウンタＣＮ ｌ’が４ヒツＩ−幅で
あるから、６３ヒツ１−長のヒツト列のＲ１数が可能で
あり、更に長いピッ（・列をｄＩ数する場合は、カウン
タＣＮ ′Ｆのヒフｉ−幅を拡張するのみで容易に計数
可能となる。
あるから、６３ヒツ１−長のヒツト列のＲ１数が可能で
あり、更に長いピッ（・列をｄＩ数する場合は、カウン
タＣＮ ′Ｆのヒフｉ−幅を拡張するのみで容易に計数
可能となる。
第５ ＋ｇ＋は本発明の他の実施例のブ１」ツク図であ
り、この実施例は、第３図の実施例と比較しζ、４Ｊ＋
他的論的論理和群′ＬＦ、ＯＲＳを用いないで、計数ヒ
ツト制御信号ｂ（を変換テーブルｉ’ Ｂ Ｌのアドレ
ス入力としているものである。変換テーブル′Ｉ゛ＢＬ
の出力のキャリ一部ＣＲをカウンタＣＮ ｉ” ４こ、
サム部ＳＵＭをレジスタＲＥ−０２にそれぞれ与えるこ
とは同一であり、例えば計数ビット制御信号ｂｃが′０
”のときには、レジスタＲＩＥ Ｇ ２σ）内容とレジ
スタＲＥＧＩの“′ビヒツ１−の個数との和を出力し、
計数ビット制御信すｂｃが“ピのときには、レジスタＲ
ＥＧ２の内容とレジスタＲＥＧＬの“０”ビットの（因
数との和を出力するものである。
り、この実施例は、第３図の実施例と比較しζ、４Ｊ＋
他的論的論理和群′ＬＦ、ＯＲＳを用いないで、計数ヒ
ツト制御信号ｂ（を変換テーブルｉ’ Ｂ Ｌのアドレ
ス入力としているものである。変換テーブル′Ｉ゛ＢＬ
の出力のキャリ一部ＣＲをカウンタＣＮ ｉ” ４こ、
サム部ＳＵＭをレジスタＲＥ−０２にそれぞれ与えるこ
とは同一であり、例えば計数ビット制御信号ｂｃが′０
”のときには、レジスタＲＩＥ Ｇ ２σ）内容とレジ
スタＲＥＧＩの“′ビヒツ１−の個数との和を出力し、
計数ビット制御信すｂｃが“ピのときには、レジスタＲ
ＥＧ２の内容とレジスタＲＥＧＬの“０”ビットの（因
数との和を出力するものである。
アドレス人力が１ビット多くなることにより、変換テー
ブル′Ｉ″ＢＬの容量は大きくなるが、大容量のメモリ
も比較的安価に入手できるので、ＪＪｈｌ亀的論理和回
路群を省略できることと相俟−゛ジて″ｌストｒツブに
なることはない。又８１数動作に一ノシ１゛どは、前述
の実施例と同様であり、力・シンタＣＮ ′Ｉ”の内容
とレジスタＲＥＧ２の内容とを連結し）こ内容が、被計
数ピッＩ・列中の” ｉ ”父は゛（ビヒ゛ントの個数
を示すものとなる。
ブル′Ｉ″ＢＬの容量は大きくなるが、大容量のメモリ
も比較的安価に入手できるので、ＪＪｈｌ亀的論理和回
路群を省略できることと相俟−゛ジて″ｌストｒツブに
なることはない。又８１数動作に一ノシ１゛どは、前述
の実施例と同様であり、力・シンタＣＮ ′Ｉ”の内容
とレジスタＲＥＧ２の内容とを連結し）こ内容が、被計
数ピッＩ・列中の” ｉ ”父は゛（ビヒ゛ントの個数
を示すものとなる。
発明の詳細
な説明した７１：つに、本発明は、加Ｗ、器を用いるこ
となく、複数ヒツト一括８１数処理を可能とすることが
できるものであるから、比較的小さい回路規模で高速開
数処理が可能となる利点がある。
となく、複数ヒツト一括８１数処理を可能とすることが
できるものであるから、比較的小さい回路規模で高速開
数処理が可能となる利点がある。
第１図及び第２図は従来例のヒツトｄ１数回路のブロッ
ク図、第３図及び第５図は本発明のそれぞれ異なる実施
例のブロック図、第４図は第３図の動作説明図である。 ＲＥＧ １．ＲｒＥＧ ２はレシスク、’ｌ’ Ｂ Ｉ
、は変換テーブル、ＣＮ ′Ｖはカウンタ、ＩＪ ＯＲ
Ｓは排他的論理和回路１１ｖである。 ｑ！Ｉ詐出願出願人富士通株式会社 代理人弁理士 玉轟久Ｊ′ｉ′部 外３名第１図 Ｎ 第３図 ＩＩす
ク図、第３図及び第５図は本発明のそれぞれ異なる実施
例のブロック図、第４図は第３図の動作説明図である。 ＲＥＧ １．ＲｒＥＧ ２はレシスク、’ｌ’ Ｂ Ｉ
、は変換テーブル、ＣＮ ′Ｖはカウンタ、ＩＪ ＯＲ
Ｓは排他的論理和回路１１ｖである。 ｑ！Ｉ詐出願出願人富士通株式会社 代理人弁理士 玉轟久Ｊ′ｉ′部 外３名第１図 Ｎ 第３図 ＩＩす
Claims (1)
- ・連のヒツト列中の特定のビットの個数を計数４゛るヒ
ツト計数回路に於゛乙ヒツトｎ１数値の上位ヒツトをδ
１数保持するカウンタと、前記ヒツト旧数値の下位ヒツ
トを保持するレジスタと、該レジスタに保持されたＦ位
ヒツトと被計数ヒツト列の一部を入力して該被計数ヒツ
ト列中の特定のビットの個数と前記下位ビットによる計
数値との和を出力し、該和の出力の上位ヒツトを前記カ
ウンタに、下位ヒラＩ・を前記レジスタにそれぞれ与え
る変換テーブルとを備え、前記カウンタの計数保持内容
と前記レジスタの保持内容とを組合ゼた内容を前記被計
数ヒツト列中の特定のビットの個数として出力する構成
としたことを特徴とするヒツト組数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147942A JPS5936880A (ja) | 1982-08-26 | 1982-08-26 | ビツト計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147942A JPS5936880A (ja) | 1982-08-26 | 1982-08-26 | ビツト計数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5936880A true JPS5936880A (ja) | 1984-02-29 |
Family
ID=15441544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57147942A Pending JPS5936880A (ja) | 1982-08-26 | 1982-08-26 | ビツト計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7555764B2 (en) | 2004-02-26 | 2009-06-30 | Panasonic Corporation | Cartridge and shutter used in the same |
-
1982
- 1982-08-26 JP JP57147942A patent/JPS5936880A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7555764B2 (en) | 2004-02-26 | 2009-06-30 | Panasonic Corporation | Cartridge and shutter used in the same |
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