JPS5936826B2 - 回路基体構造 - Google Patents
回路基体構造Info
- Publication number
- JPS5936826B2 JPS5936826B2 JP52039354A JP3935477A JPS5936826B2 JP S5936826 B2 JPS5936826 B2 JP S5936826B2 JP 52039354 A JP52039354 A JP 52039354A JP 3935477 A JP3935477 A JP 3935477A JP S5936826 B2 JPS5936826 B2 JP S5936826B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- insulating member
- resin
- circuit
- potting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Electric Clocks (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の回路基体構造に係り特に水晶発振
式電子腕時計の如き超小型半導体装置の回路基体構造に
関するものである。
式電子腕時計の如き超小型半導体装置の回路基体構造に
関するものである。
近年、水晶発振式電子腕時計は市場に於て相当数市販さ
れており、今後もこの種の電子腕時計の需要は増加する
傾向にある。
れており、今後もこの種の電子腕時計の需要は増加する
傾向にある。
水晶発振式電子腕時計のほとんどは、３２７６８Ｈ２の
発振周波数を有する水晶と、発振、分周及び駆動を担う
ＣＭＯＳＬＳＩと、コンデンサー等の電気素子、及び前
記電気素子を搭載するための、パターンニングされた回
路基板から構成された回路ブロックを有している。
発振周波数を有する水晶と、発振、分周及び駆動を担う
ＣＭＯＳＬＳＩと、コンデンサー等の電気素子、及び前
記電気素子を搭載するための、パターンニングされた回
路基板から構成された回路ブロックを有している。
従来技術によると、この回路ブロックの回路実装は、一
般電子基路の実装方式の様に、ハーメチックシールある
いはトランスファー成形等の方法によつてパッケージさ
れたＩＣ）及び他の完成された電気素子を、パターンニ
ングされた回路基板上に、半田付あるいは導電性ペース
トによつて取付け、しかる後に前記回路ブロックを電子
腕時計の他部品へ装置するといつた実装方式を取つてい
た。
般電子基路の実装方式の様に、ハーメチックシールある
いはトランスファー成形等の方法によつてパッケージさ
れたＩＣ）及び他の完成された電気素子を、パターンニ
ングされた回路基板上に、半田付あるいは導電性ペース
トによつて取付け、しかる後に前記回路ブロックを電子
腕時計の他部品へ装置するといつた実装方式を取つてい
た。
しかしこの様な方式によると、パッケージされたＩＣを
半田付等によつて取付けるためのスペース及び半田付等
の取付部に於るショートを防止するためのスペース等、
回路基板の面積を必要とし、回路ブロックの時計内占有
スペースが大となり、さらには、実装作業工程が複雑で
ある等、小型かつ低価格な回路実装ができないといつた
問題を有していた。そこで、ＩＣチップを回路基板に直
接、共晶あるいは接着剤等でダイボンディングし、回路
基板のパターンとＩＣチップのパッドとの間を金等から
成る細線によつてワイヤーボンディングし、さらにエポ
キシ樹脂等の液状樹脂によつてポツテイング封止して成
る直接回路実装方式が試みられている。
半田付等によつて取付けるためのスペース及び半田付等
の取付部に於るショートを防止するためのスペース等、
回路基板の面積を必要とし、回路ブロックの時計内占有
スペースが大となり、さらには、実装作業工程が複雑で
ある等、小型かつ低価格な回路実装ができないといつた
問題を有していた。そこで、ＩＣチップを回路基板に直
接、共晶あるいは接着剤等でダイボンディングし、回路
基板のパターンとＩＣチップのパッドとの間を金等から
成る細線によつてワイヤーボンディングし、さらにエポ
キシ樹脂等の液状樹脂によつてポツテイング封止して成
る直接回路実装方式が試みられている。
この方法によると、ポツテイング封止構造は、液状樹脂
の流れを規制するために、別部品からなる枠体を回路基
板上に設けたり、回路基板を積層化して堤を設けたりす
る構造、あるいは、液状樹脂の流れを規制せず自由な樹
脂の流れにたよる構造が取られていた。しかし、上記方
式によると、枠体あるいは積層回路基板を用いる構造の
場合、実装占有スペースを小さく押えることが可能であ
り回路プロツクの小型化を計る上では有利であるが、枠
体の製作、取付け、又は回路基板の積層化等、製造工程
が複雑となり低価格化を計る上では障害となつていた。
又、樹脂の自由な流れにたよる構造の場合、製造工程が
簡易であり、回路プロツクの低価格化を計る上では有利
であるが、液状樹脂の自由な流れにたよる方式を取つて
いるため、ポツテイング封止占有スペースが大となり回
路プロツクの小型化を計る上での障害となる等の問題を
有していた。本発明は、前記従来技術に於る問題点を解
決し、小型化、低価格化が可能で、耐環境性の高い回路
実装が可能な回路基体構造を提供するものである。
の流れを規制するために、別部品からなる枠体を回路基
板上に設けたり、回路基板を積層化して堤を設けたりす
る構造、あるいは、液状樹脂の流れを規制せず自由な樹
脂の流れにたよる構造が取られていた。しかし、上記方
式によると、枠体あるいは積層回路基板を用いる構造の
場合、実装占有スペースを小さく押えることが可能であ
り回路プロツクの小型化を計る上では有利であるが、枠
体の製作、取付け、又は回路基板の積層化等、製造工程
が複雑となり低価格化を計る上では障害となつていた。
又、樹脂の自由な流れにたよる構造の場合、製造工程が
簡易であり、回路プロツクの低価格化を計る上では有利
であるが、液状樹脂の自由な流れにたよる方式を取つて
いるため、ポツテイング封止占有スペースが大となり回
路プロツクの小型化を計る上での障害となる等の問題を
有していた。本発明は、前記従来技術に於る問題点を解
決し、小型化、低価格化が可能で、耐環境性の高い回路
実装が可能な回路基体構造を提供するものである。
以下図面によつて本発明の具体例を詳記する。第１図は
本発明に於る回路基体を用いて構成した回路プロツクを
示す平面図、第１図は第１図に於るＣ−Ｃ断面図を示す
。１は回路基板で、ガラスエポキシ、プラスチツクある
いはセラミツク等から成り、該回路基板１上には、導電
部材を、メタライズあるいはエツチング等の手段によつ
てパターン２が形成されている。
本発明に於る回路基体を用いて構成した回路プロツクを
示す平面図、第１図は第１図に於るＣ−Ｃ断面図を示す
。１は回路基板で、ガラスエポキシ、プラスチツクある
いはセラミツク等から成り、該回路基板１上には、導電
部材を、メタライズあるいはエツチング等の手段によつ
てパターン２が形成されている。
該パターン２のダイボンデイング部２ａにはＩＣチツプ
３が共晶あるいは接着剤によつて固定され、前記パター
ン２のリード部２ｂと金あるいはアルミニウムから成る
細線４によつてワイヤーボンデイングされ電気的な結合
を成している。５は絶縁部材で、樹脂ボツテイング封止
個所を残す回路基板のほぼ全面に、予じめ厚膜印刷、ス
タンプ印刷、接着焼付け等の方法により膜形成されてい
る。
３が共晶あるいは接着剤によつて固定され、前記パター
ン２のリード部２ｂと金あるいはアルミニウムから成る
細線４によつてワイヤーボンデイングされ電気的な結合
を成している。５は絶縁部材で、樹脂ボツテイング封止
個所を残す回路基板のほぼ全面に、予じめ厚膜印刷、ス
タンプ印刷、接着焼付け等の方法により膜形成されてい
る。
該絶縁部材５は撥水性を有し、かつ電気的に絶縁性を不
するシリコン系樹脂あるいはシリコン系樹脂の混入物か
ら成り、エポキシ樹脂等から成るポツテイング樹脂６の
ポツテイング封止時の流れ止め効果及びポツテイング封
止の整形効果等、ポツテイング樹脂の流れ範囲を規制す
るものである。さらにこのような方式によると、回路基
板１面より盛り上げるポツテイング封止形状や異形なポ
ツテイング封止形状を得ることも可能となる。又、本発
明と類似な回路実装方式として、回路基板１上にＩＣチ
ツプ３をダイボンデイング、ワイヤーボンデイングした
後に、ポツテイング封止個所周囲に、撥水性を有するシ
リコン系樹脂等の絶縁部材を帯状にスタンプ印刷等によ
つて膜形成し、しかる後にポツテイング封止して成す回
路実装方式が既に本出願人によつて提示されているが、
本発明はさらにこの方式を改良し回路基板の絶縁コート
とポツテイング樹脂の流れ止め規制堤を同時形成する方
式であるため絶縁部材を帯状に膜形成する必要がなく、
帯状膜形成分の回路スペースを小さくすることができ小
型化を進める上で有利となる。又、絶縁部材の膜形成工
程が回路基板１の製造工程中で可能であり、多数個を同
時に精度良く形成することが可能となり、低価格化を計
る．上で有利となるばかりでなく、膜形成工程を実装工
程途中に設ける必要がないため、回路の信頼性の面、及
び歩留りの面に於ても大いに有利となる。さらには、前
記絶縁部材が電気的に絶縁性を有するため、パターン２
間のリークを防止する上で効果的であり、特に水晶発振
式電子腕時計の水晶振動子に於る入力、出力端子パター
ン間の様に、高絶縁抵抗を保持せねばならぬ様な回路系
に於ては有効となる。さらにこの方式によるとＣチツプ
の実装のみでなく、他の電気素子７等の取付け個所への
適用が可能であり、該電気素子７の取付部８のシヨート
を防止する上に於ても効果的である等、多くの利点を有
するものである。
するシリコン系樹脂あるいはシリコン系樹脂の混入物か
ら成り、エポキシ樹脂等から成るポツテイング樹脂６の
ポツテイング封止時の流れ止め効果及びポツテイング封
止の整形効果等、ポツテイング樹脂の流れ範囲を規制す
るものである。さらにこのような方式によると、回路基
板１面より盛り上げるポツテイング封止形状や異形なポ
ツテイング封止形状を得ることも可能となる。又、本発
明と類似な回路実装方式として、回路基板１上にＩＣチ
ツプ３をダイボンデイング、ワイヤーボンデイングした
後に、ポツテイング封止個所周囲に、撥水性を有するシ
リコン系樹脂等の絶縁部材を帯状にスタンプ印刷等によ
つて膜形成し、しかる後にポツテイング封止して成す回
路実装方式が既に本出願人によつて提示されているが、
本発明はさらにこの方式を改良し回路基板の絶縁コート
とポツテイング樹脂の流れ止め規制堤を同時形成する方
式であるため絶縁部材を帯状に膜形成する必要がなく、
帯状膜形成分の回路スペースを小さくすることができ小
型化を進める上で有利となる。又、絶縁部材の膜形成工
程が回路基板１の製造工程中で可能であり、多数個を同
時に精度良く形成することが可能となり、低価格化を計
る．上で有利となるばかりでなく、膜形成工程を実装工
程途中に設ける必要がないため、回路の信頼性の面、及
び歩留りの面に於ても大いに有利となる。さらには、前
記絶縁部材が電気的に絶縁性を有するため、パターン２
間のリークを防止する上で効果的であり、特に水晶発振
式電子腕時計の水晶振動子に於る入力、出力端子パター
ン間の様に、高絶縁抵抗を保持せねばならぬ様な回路系
に於ては有効となる。さらにこの方式によるとＣチツプ
の実装のみでなく、他の電気素子７等の取付け個所への
適用が可能であり、該電気素子７の取付部８のシヨート
を防止する上に於ても効果的である等、多くの利点を有
するものである。
上記するごとく本発明によれば、簡易な方式で、小型化
、低価格が可能で、高い信頼性を有する回路基体の構造
を提供することができる。
、低価格が可能で、高い信頼性を有する回路基体の構造
を提供することができる。
第１図は本発明に於る回路基体を用いて構成した回路プ
ロツクを示す平面図。 第２図は第１図に於るＣ−Ｃ断面図。１・・・・・・回
路基板、２・・・・・・パターン、３・・・・・・ＩＣ
チツプ、４・・・・・・細線、５・・・・・・絶縁部材
、６・・・・・・ポツテイング樹脂、７・・・・・・電
気素子。
ロツクを示す平面図。 第２図は第１図に於るＣ−Ｃ断面図。１・・・・・・回
路基板、２・・・・・・パターン、３・・・・・・ＩＣ
チツプ、４・・・・・・細線、５・・・・・・絶縁部材
、６・・・・・・ポツテイング樹脂、７・・・・・・電
気素子。
Claims (1)
- 【特許請求の範囲】 １ 導電パターンを有する回路基板上に電気素子を搭載
し、該電気素子を樹脂ポツテイングして成る半導体装置
に於て、前記回路基板の少なくとも樹脂ポツテイング封
止個所を残す回路基板のほぼ全面に、予じめ撥水性を有
する絶縁部材を膜形成し、該絶縁部材が樹脂ポツテイン
グ封止の際に、ポツテイング樹脂の流れ範囲を規制する
様に構成したことを特徴とする回路基体構造。 ２ 特許請求範囲第１項記載の膜形成は、回路基板に絶
縁部材を厚膜印刷することにより形成することを特徴と
する回路基体構造。 ３ 特許請求範囲第１項記載の膜形成は、回路基板に絶
縁部材をスタンプ印刷することにより形成することを特
徴とする回路基体構造。 ４ 特許請求範囲第１項記載の膜形成は、回路基板に絶
縁部材を接着し、焼付けることにより形成することを特
徴とする回路基体構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52039354A JPS5936826B2 (ja) | 1977-04-06 | 1977-04-06 | 回路基体構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52039354A JPS5936826B2 (ja) | 1977-04-06 | 1977-04-06 | 回路基体構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53124760A JPS53124760A (en) | 1978-10-31 |
| JPS5936826B2 true JPS5936826B2 (ja) | 1984-09-06 |
Family
ID=12550729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52039354A Expired JPS5936826B2 (ja) | 1977-04-06 | 1977-04-06 | 回路基体構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936826B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919362A (ja) * | 1982-07-23 | 1984-01-31 | Seikosha Co Ltd | 電子部品への樹脂被覆処理法 |
| JPS6054368U (ja) * | 1983-09-22 | 1985-04-16 | 日本電気株式会社 | 混成集積回路 |
-
1977
- 1977-04-06 JP JP52039354A patent/JPS5936826B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53124760A (en) | 1978-10-31 |
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