JPS5935536B2 - フレ−ム同期回路 - Google Patents

Description

【発明の詳細な説明】 この発明は同期復帰時間を大幅に短縮できるディジタル
通信装置のフレーム同期回路に関するものである。

ディジタル通信装置では伝送されるディジタル信号のフ
レーム位置を知るためフレーム同期回路が必要である。

通常は伝送されるディジタル信号中にあらかじめ決めら
れた特定パターンをフレーム周期毎に挿入し、受信側で
はこのパターンを捜索し、受信装置のタイミング回路を
同期させることによつてフレーム同期をとる。従来一般
的に用いられているフレーム同期回路の１つに１ビット
即時シフト方式フレーム同期回路がある。この従来のフ
レーム同期回路は第１図に示すように、端子１１より受
信されたデータ列はパターン検出回路１２に入力される
。

パターン検出回路１２では、あらかじめ決められたフレ
ーム同期符号パターンを発生し、入力されたデータ列の
パターン検出が行われる。このパターン検出は端子１３
からの受信クロックパルスのクロック周期で行われ、一
致／不一致の信号が毎クロック毎にアンドゲート１５へ
出力される。この一致／不一致信号は不一致で高レベル
になる。一方、フレームカウンタ１４からフレームパル
スが出力され、その時点のパターン検出結果が不一致で
あればアンドゲート１５から不一致パルスが出力される
。

この不一致パルスはインヒビツトゲート１６に帰還され
、パターン検出時点の端子１３からの次のクロックパル
スがフレームカウンタ１４へ供給されるのを禁止する。
その結果フレームカウンタ１４の計数が１クロック停止
し、次のディジット位置にもフレームパルスを発生する
。このようにして、フレームパルス位置でのパターン検
出結果が不一致の場合、即時に次のディジット位置にシ
フトして、新たにパターン検出結果を識別する。こゝで
パターン検出結果が一致の場合は、このディジット位置
をフレーム同期位置と見なし、そこからフレームカウン
タ１４の計数が開始され、１フレーム先でフレームパル
スを出力する。このようにフレームパルス位置でのパタ
ーン検出結果の一致／不一致に従つて上記のいずれかの
動作を繰返し、正しいフレーム同期位置までフレームパ
ルスがシフトして結局フレーム同期がとれることになる
。上記の１ビツト即時シフト方式フレーム同期回路はそ
の動作説明から明らかなように、フレームカウンタ１４
からフレームパルスが出力されてから、不一致検出によ
りフレームカウンタ１４で次のクロツクパルスの計数を
禁止するまでの動作が１クロツク周期内で完結する必要
がある。

したがつてこのループを構成する回路の伝搬遅延時間は
１クロツク周期以下であることが必要である。このよう
にループ遅延時間の制限がこの従来のフレーム同期回路
の動作速度に対する制限となつていた。この欠点を解決
するため、従来時に高速のフレーム同期回路には遅延集
中シフト方式フレーム同期回路が使用されていた。

この従来のフレーム同期回路は第２図に示すように第１
図に示した１ビツト即時シフト方式フレーム同期回路の
シフト制御ループに、Ｓ−Ｒフリツプフロツプ１７を設
置し、フレームパルス位置からの連続不一致量を記憶す
る機能を付加したものである。すなわちフレームカウン
タ１４からのフレームパルス位置でパターン検出回路１
２から不一致が検出された場合ナンドゲート１８からセ
ツト信号が出力され、Ｓ一Ｒフリツプフロツプ１７がセ
ツトされる。その後、はじめてフレーム同期符号パター
ンが一致検出されたデイジツト位置でＳ−Ｒフリツプフ
ロツプ１７がりセツトされる。このりセツトには検出回
路１２からの一致パルスの反転出力、すなわち不一致パ
ルスが使用される。このＳ−Ｒフリツプフロツプ１７の
出力が帰還されてインヒビツトゲ゛ート１６に入力され
た時点からフレームカウンタ１４が停止すなわちシフト
される。そのシフト量は上述のフレームパルス位置から
の連続不一致デイジツト数に等しい。このようにすると
フレームカウンタ１４が次のフレームパルスを出力する
までに禁止信号が帰還されればよく、ループ遅延は約１
フレーム周期まで許容されることになる。

この従来のフレーム同期回路は連続する不一致によるシ
フトを、一致検出時に一括して、つまり集中して行うも
ので、フレーム同期復帰過程は原理的には１ビツト即時
シフト方式とほとんど同様となる。相違点は連続する不
一致デイジツト数が１フレームに近い場合、）ループ遅
延によつて遅延シフトとなる点であるが同期復帰時間の
劣化は問題とならない。

このように遅延集中シフト方式フレーム同期回路は、フ
レーム同期復帰時間を劣化させることなく、１ビツト即
時シフト方式フレーム同期回路のループ遅延時間に対す
る制限を緩和できるため、高速デイジタル装置のフレー
ム同期回路に適している。以上、従来のフレーム同期回
路について説明したが、ループ遅延時間による速度制限
は遅延集中シフト方式フレーム同期回路の適用により避
けることができた。しかし同期復帰時間については、１
ビツト即時シフト方式フレーム同期回路より速くはなら
ず、同期復帰時間をより短縮する必要がある場合には両
方式とも適用できなかつた。すなわち、同期復帰時間の
点で従来のフレーム同期回路は適用制限があつた。この
発明はこれらの欠点を解決するため、従来のフレーム同
期回路に新たにデータ列のフレーム上の各デイジツト位
置についてフレーム同期符号パターンとの相関性を一致
、不一致判定情報として記憶する機能を付加することに
より同期復帰時間を短縮するものである。

従来のフレーム同期回路に新たにメモリ機能を付加して
同期復帰時間を短縮することを特願昭５３−０８６５１
２により提案したが、この発明は同期復帰時間をさらに
改善できる。

この発明は従来の１ビツト即時シフト方式および遅延集
中シフト方式の両者のフレーム同期回路に適用可能であ
る。

こ＼ではループ遅延時間の制限が緩和される後者の遅延
集中シフト方式フレーム同期回路にこの発明を適用した
場合を中心に説明する。第３図はこの発明によるフレー
ム同期回路の実施例を示し、第２図と対応する部分には
同一符号を付けてある。

第３図で破線で囲んだ部分がこの実施例で新たに付加す
る回路である。この発明では各フレームパルス位置での
フレーム同期位置がどうかの判定結果、すなわちオアゲ
ート２７の出力はｎビツトメモリ回路例えばｎビツトシ
フトレジスタ２１に記憶される。またそのシフトレジス
タ２１に記憶された判定結果は次のフレームパルス位置
で読み出されて、パターン検出回路１２の検出結果と比
較され、この一致によりフリツプフロツプ１７がりセツ
トされる。なお、フレームカウンタ１４からのフレーム
パルス位置でパターン検出回路１２から不一致が検出さ
れた場合にＳ−Ｒフリツプフロツプ１７がセツトされる
。こ＼で特願昭５３−０８６５１２ではメモリ回路（ｎ
ビツトシフトレジスタ）に各フレームパルス時点からそ
れ以後の連続するｎ個所についてパターン検出回路１２
の検出結果をそのつど新たに記憶するのに対し、この発
明では上述したように各フレームパルス時点から以後に
ついてフレーム同期位置かどうかの判定結果、すなわち
パターン検出結果とメモリ回路２１の出力との照合結果
がメモリ回路２１に帰還されて、フレーム同期位置であ
ると判定された時点以後の連続するｎ個所について新た
に記憶する点が異なる。言い換えれば特願昭５３−０８
６５１２ではメモリ回路２１により現フレームと前フレ
ームとの間でフレーム上の同じ位置でフレーム同期符号
パターンが現われるかどうかで一致、不一致を判定する
ようにしたのに対し、この発明では前フレームよりさら
に以前のフレームについても、フレーム同期パターンと
の一致、不一致検出結果を用いることができるようにし
ている点が特徴である。このようにすることにより、同
期復帰時間をさらに短縮することができる。以下各部の
動作について第４図を参照しつつ詳細に説明する。

第４図では一例としてフレーム同期符号パターンは３ビ
ツトで（１，１，０）とし、またシフトレジスタ２１の
ビツト数ｎは６ビツトとしている。いまフレームカウン
タ１４からのフレームパルスＬが計数スタートパルスと
してｎデイジツトカウンタ２３に入力されると、それ以
後ｎデイジツトの時間だけゲート信号Ｆがカウンタ２３
から出力される。このゲート信号Ｆはオアゲート２４を
経てアンドゲート２５及びアンドゲート２６を開放する
。その結果、シフトレジスタ２１へシフトクロツクＨが
端子１３からゲート２５を通じて出力されてシフトレジ
スタ２１に記憶された一致／不一致判定信号Ｄがアンド
ゲート２６を通じて出力される。この信号Ｄは低レベル
が一致、高レベルが不一致を示す。いまフレームパルス
位置でパターン検出回路１２の検出結果が不一致である
と、Ｓ−Ｒフリツプフロツプ１７がセツトされる。

一方、シフトレジスタ２１から読み出された一致／不一
致判定信号とパターン検出回路１２からの不一致パルス
とがオアゲート２７で毎クロツクごと比較され（匂、共
に一致状態の時、即ち出力パルスが共に低レベルの時、
オアゲート２７からりセツトパルスが出力する。すなわ
ち現フレームのそのデイジツト位置でのパターン検出結
果と、それ以前のフレームの同じデイジツト位置につい
てパターン検出結果の論理積（一致出力に対する）とし
て記憶されているメモリの内容とが共に一致の時にだけ
一致と判定する。オアゲート２７はその判定回路を構成
している。但しメモリの内容が何フレーム前までのパタ
ーン検出結果との論理積かはハンチングにおけるシフト
の状況及びメモリビツト数による。場合によつては１フ
レーム前だけのパターン検出結果が記憶されていること
もある。従つてフレーム同期符号パターンと同一パター
ンが多フレームにわたつて同一個所に連続して生起した
時に初めて擬似同期に陥ることになり、従来の遅延集中
シフト方式フレーム同期回路に比べ擬似同期の発生確率
が小さくなる。

これにより同期復帰時間の短縮というこの発明に特有な
効果が生じる。いま、上に述べたようにシフトレジスタ
２１のｎビツトの一致、不一致の判定出力中にパターン
検出回路１２の出力とこの判定出力とが同時に一致状態
となつたとする。

この時りセツト信号Ｅが出力され、Ｓ−Ｒフリツプフロ
ツプ１７のＱ出力である禁止信号Ｋが低レベルとなり、
フレームカウンタ１４の禁止が終了する。この時、同時
にＳ一Ｒフリツプフロツプ１７のＱ出力が高レベルに変
り、その出力がｎデイジツトカウンタ２３への計数起動
パルスＭとなる。ｎデイジツトカウンタ２３ではそれま
での計数状態とは無関係に再度ｎデイジツトの計数が開
始される。この時点から時間幅がｎデイジツトのゲート
信号Ｇが出力され、アンドゲ゛一ト２５が開いてシフト
クロツクＨが出力される。その結果Ｓ−Ｒフリツプフロ
ツプ１７のりセツト時点から以後ｎデイジツトシフトし
た位置までの連続ｎ個所についてのフレーム同期位置か
どうかの判定結果Ｃがシフトレジスタ２１に書き込まれ
る。この書き込まれた内容はＥである。なお上記りセツ
ト位置は不一致によるシフトが行われた結果次のフレー
ムでフレームパルスが出力されるべき位置の１フレーム
前に相当する。上述の場合、ゲート信号Ｆが続けて出力
され、シフトレジスタ２１の内容が続けて読み出される
が、Ｓ一Ｒフリツプフロツプ１７はすでにりセツトされ
ているので影響はない。以上は第４図の区間ａの部分の
動作に相当する。次にフレームパルス位置においてパタ
ーン検出回路１２で不一致が検出され、続けてパターン
検出結果とシフトレジスタ２１から読み出された一致／
不一致の判定出力との照合の結果ｎデイジツトの期間中
に同時に一致状態とならなかつたとする。

この場合、ゲート信号Ｆは低レベルとなり、それ以後は
パターン検出回路１２の出力が一致となつた時にＳ−Ｒ
フリツプフロツプ１７がりセツトされる。すなわち従来
の遅延集中シフト方式フレーム同期回路と同一の動作と
なる。そして一致検出によりＳ−Ｒフリツプフロツプ１
７がリセツトされた時点からシフトレジスタ２１への書
き込み動作が行われる。以上の動作は第４図の区間ｂの
部分に相当する。なお、フレーム′マルス位置において
パターン検出回路１２で一致が検出された場合は、シフ
トレジスタ２１からの読み出される判定出力の第１ビツ
ト目は必ず一致であることから、Ｓ−Ｒフリツプフロツ
プ１７は即時にりセツトされる。

（フレーム上の同一デイジツト位置を連続してフレーム
同期位置と判定じたことになる。）そして引き続きシフ
トレジスタ２１への判定結果の書き効みが行われる。以
上説明したようにこの実施例は、従来の遅延集中シフト
方式フレーム同期回路に多フレームにわたつてフレーム
パルス位置以後の連続するｎデイジツトでのパターン検
出の一致の論理積を記憶する機能を付加し、データ列に
対するパターン検出と、この記憶されている多フレーム
にわたる同じデイジツト位置でのフレーム同期位置かど
うかの判定結果とを照合して一致を判定することにより
、データ列中での擬似同期の確率を小さくするものであ
る。

その結果、フレーム同期復帰時間は大幅に短縮される。
なお、シフトレジスタ２１のビツト数を増加することに
より同期復帰時間の短縮率は向上する。以上説明したの
は遅延集中シフト方式フレーム同期回路にこの発明を適
用した場合であるが、この発明は同様に従来の１ビツト
即時シフト方式フレーム同期回路にも適用可能である。

１ビツト即時シフト方式フレーム同期回路にこの発明を
適用した場合の実施例を第５図に第３図と対応する部分
に同一符号を付けて示す。

大部分の動作は第３図の実施例と同一なので説明は省略
する。この場合も第３図の実施例と同様にフレーム同期
復帰時間の大幅な短縮が実現できる。以上説明したよう
に、この発明のフレーム同期回路は従来のフレーム同期
回路に比べ、フレーム同期復帰時間を大幅に短縮でき、
また特願昭５３一０８６５１２のフレーム同期回路に比
べても、回路の増加を必要とせずに同期復帰時間をさら
に短縮できるという利点があ 。

【図面の簡単な説明】

第１図は従来の１ビツト即持シフト方式フレーム同期回
路を示すプロツク図、第２図は従来の遅延集中シフト方
式フレーム同期回路を示すプロツク図、第３図はこの発
明によるフｋ−ム同期回路の実施例を示すプロツク図、
第４図は第３図の実施例の動作タイムチヤート、第５図
はこの発明によるフレーム同期回路の他の実施例を示ず
プロツタ図である。 １１：データ入力端子、１２：パターン検出回路、１３
：クロツク入力端子、１４：フレームカウンタ、１５：
アンドゲート、１６：インヒビツトゲート、１７：Ｓ−
Ｒフリツプフロツプ、１８：ナンドゲート、２１：メモ
リ回路としてのｎビツトシフトレジスタ、２３：ｎデイ
ジツトカウンタ、２４：オアゲート、２５，２６：アン
ドゲート、２７：判定回路としてのオアゲート。

Claims (1)

【特許請求の範囲】
1. １ データ信号中のフレームパルス位置のビットパター
   ンとフレーム同期符号パターンとの一致、不一致をパタ
   ーン検出回路により検出し、その検出結果に基づいてフ
   レームパルス位置をシフトすることによつてフレーム同
   期復帰を行うフレーム同期回路において、判定回路の一
   致、不一致判定出力を記憶するｎビットのメモリ回路と
   、次のフレームパルス位置から前記メモリ回路の記憶内
   容を読み出し、この一致、不一致信号と、その時点にお
   ける前記パターン検出回路の一致、不一致検出結果とを
   照合してフレーム同期位置か否かを判定する前記判定回
   路と、前記メモリ回路への一致、不一致信号の書き込み
   、読み出しを制御する制御回路とを設けたことを特徴と
   するフレーム同期回路。