SU1001478A1 - Мажоритарно-резервированное устройство - Google Patents

Мажоритарно-резервированное устройство Download PDF

Info

Publication number
SU1001478A1
SU1001478A1 SU813340291A SU3340291A SU1001478A1 SU 1001478 A1 SU1001478 A1 SU 1001478A1 SU 813340291 A SU813340291 A SU 813340291A SU 3340291 A SU3340291 A SU 3340291A SU 1001478 A1 SU1001478 A1 SU 1001478A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
inputs
majority
information
parallel
Prior art date
Application number
SU813340291A
Other languages
English (en)
Inventor
Анатолий Владимирович Андреев
Владимир Алексеевич Поротов
Александр Константинович Смирнов
Original Assignee
Предприятие П/Я Г-4088
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Г-4088 filed Critical Предприятие П/Я Г-4088
Priority to SU813340291A priority Critical patent/SU1001478A1/ru
Application granted granted Critical
Publication of SU1001478A1 publication Critical patent/SU1001478A1/ru

Links

Landscapes

  • Hardware Redundancy (AREA)

Description

(5) МАЖОРИТАРНО-РЕЗЕРВИРОВАННОЕ УСТРОЙСТВО

Claims (2)

  1. Изобретение относитс  к цифровой технике и может быть использовано в устройствах дискретной автоматики и вычислительной технике повышенной надежности , например в пересчетных устройствах с коррекцией результатов счета. Известно мажоритарно-резервированное устройство, содержащее резервированные логические блоки дл  обработки цифровой информации и соединенные с ними мажоритарные элементы дл  вогстй новлени  достоверной информации 1 3 Однако устройство обладает, вопервых , недостаточной надежностью, посколь су дл  искажени  выходной информации достаточно сбо  одноименных разр дов двух каналов, возникших в любое врем  в течение цикла работы устройства даже в различных тактах и, во-вторых, большим числом мажоритарных элементов (по числу двоичных разр дов в слове выходной информации) И, соответственно, большим числом мажоритарны.х св зей на входах мажоритарных элементов. Известно мажоритарно-резервированное устройство, содержащее канальные накопители выходной информации (например счетчики), мажоритарные элементы поразр дного голосовани , подключенные к соответствующим их выходам, и буферный регистр, входы параллельной записи которого через управл емые вентили соединены с выходами соответствующих мажоритарных элементов, выходы регистра поразр дно соединены с входами параллельной записи (предуста новки) накопителей информации . . В устройстве в буферном регистре (в течение почти всего цикла работы устройства) хранитс  достоверна  информаци , восстановленна  поразр дно мажоритарными элементами- Каждый такт ( перед поступлением очередного синхроимпульса происходит перезапись восстановленной информации из буферн го регистра в накопитель. На врем  ,лерезаписи входы буферного регистра с помощью управл емых вентилей-отклю чаютс  от выходов соответствующих маж ритарных элементов. При этом обеспечиваетс  потактна  коррекци  содержимого накопителей информации и прак тически все сбои, возникшие за врем  последнего такта, устран ютс . Не устраненные остаютс  сбои одноименных разр дов двух накопителей, происшедших за врем  одного и того же такта. Однако веро тность такого совпадени  крайне мала. Недостатком устройства  вл етс  большое количество мажоритарных элементов и линий междуканальной св зи (rio числу разр дов накопителей инфор мации, т.е. счетчиков). Цель изобретени  - упрощение устройства . Дл  достижени  поставленной цели мажоритарно-резервированное устройство , содержащее накопители информации , вход синхронизации и вход разрешени  параллельной записи каждого из которых соединен соответственно с тактовым входом и входом разрешени  параллельной перезаписи устройства, буферный регистр и мажоритарный элемент , содержит дополнительные буферн регистры, выходы которых подключены поразр дно к входам параллельной записи соответствующих накопителей информации , входы параллельной записи всех буферных регистров соединены по разр дно с выходами соответствующих накопителей информации, выходы старших разр дов - с входами мажоритарного элемента, выход которого соединен с входами последовательной записи буферных регистров, а вход синхронизации и вход выбора вида записи каждого буферного регистра соединены соответственно с входом синхронизаци и входом управлени  перезаписью уст ройства. На фиг.1 приведена функциональна  .схема мажоритарно-резервированного устройства; на фиг.2 - временные диа граммы работы. Мажоритарно-резервированное устройство содержит тактовый вход 1, вход 2 разрешени  параллельной перезаписи , вход 3 синхронизации, вход управлени  перезаписью, накопители информации, например, счетчики 5-1 5-3, буферные регистры 6-1 - 6-3, мажоритарный элемент 7Тактовый вход устройства 1 соединен с синхровходами накопителей информации 5-1 - 53, вход 2 разрешени  параллельной перезаписи соединен с входами разр жени  параллельной записи накопителей информации, вход 3 синхронизации соединен с синхровходами буферные ; регистров 6-1 - 6-3, вход управлени  перезаписью соединен с входами выбора вида записи буферных регистров 6-1 - 6-3, выходы накопителей информации 5-1 - 5-3 поразр дно Соединены с входами 6-1 - 6-3 параллельной записи соответствующих буферных регистров, выходы которых поразр дно соединены с входами параллельной записи соответствующих накопителей информации , выходы старших разр дов буферных .регистров, кроме того, соединены с входами мажоритарного элемента, выход кoтopoгo в свою очередь/ .соединен с входами последователь й записи буферных регистров, входы устройства 1-, а также мажоритарный элемент 7 дл  обеспечени  повышенной надежности и конструктивной идентичности каналов могут быть выполнены поканально. Временные диаграммы дл  Uf-Ui показывают последовательности сигналов на соответствующих входах, устройства 1-4. Мажоритарно-резервированное устройство pa6oTaet следующим образом. По прохождении очередного тактового импульса на вход 1 .устройства, в накопител х информации 5-1 - 5-3 формируетс  очередное кодовое слово. Яри этом на входе устанавливаетс  потенциал логической 1, разрешающий параллельную запись в буферные регистры 6-1 - 6-3, а на вход 3 начинают поступать синхроимпульсы, тактирующие работу буферных регистров 6-1 - 6-3. По первому же синхроимпульсу на входе 3 информаци  из накопителей 5-1 - параллельным кодам переноситс  в буферные регистры 6-1 - 6-3 после чего на входе k устанавливаетс  потенциал логический О, запрещающий дальнейшую параллельную запись в буферные регистры 6-1 - 6-3, и разрешающий последовательную запись 8 них. 51 Последующие синхроимпульсы с входа 3 устройства, число которых должно быть равно числу разр дов накопителей 5-1-5 3 информации, обеспечивают сдвиг информации по кольцу, вкл чающемуВ себ  буферные регистры 6-1 - 6-3 и мажоритарный элемент 7После прохождени  последнего синхроимпульса с входа 3 на регистры 6-1 6-3 , в них оказываетс  перезаписанной информаци J извлеченна  из накопителей 5-1 -5-3 и восстановленна  по большинству в мажоритарном элементе 7. Цикл восстановлени  информации завершает импульс, поступающий на вход 2 устройства, и обеспечивающий перезапись восстановленной информации,из буферных регистров 6-1 - 6-3 в накопители 5-1 5-3 информации . Считывание выходной информации с устройства может выполн тьс  . с накопителей 5-1 - или с буферных регистров 6-1 - 6-3. В последнем случае считывание должно быть запрещено на врем  цикла перезаписи инфор мации, в регистрах, т.е. от второго до последнего импульса на входе 3 устройства. Применение предлагаемого мажоритарно-резервир1 ,ванного устройства обеспечивает при надежности не хуже, чем у прототипа, уменьшение как аппа ратурного состава числа корпусов микросхем), так и числа св зей между каналами устройства.. Увеличение аппаратурного состава устройства на 2 регистра (дл  развитых серий ИМс, например, кор пуса на разр д) окупаетс  устранением п-1 (п - число разр дов) мажоритарных элементов (1/3 корпуса на раз р д дл  случа  узлового резервировани ) . Выигрыш получаетс  еще более lQ6 существенным в случае сетевого резервировани  с трехканальными мажоритарными элементами (корпус на разр д), а также при использовании дл  обеспечени  контролепригодности устройства управл емых мажоритарных элементов (до 2 корпусов на разр д). Формула изобретени  Мажоритарно-резервированное устройство , содержащее накопители информации , вход синхронизации и вход разрешени  параллельной записи каждого из которых соединен соответственно с тактовым входом и входом разрешени  параллельной перезаписи устройства, буферный регистр и мажоритарный элемент , отличающеес  тем, что, с целью упрощени  устройства, оно содержит дополнительные буферные регистры, выходы которых подключены поразр дно к входам параллельной записи соответствующих накопителей информации , входы параллельной записи всех буферных регистров соединены поразр дно с выходами соответствующих накопителей информации, выходы старших разр дов - с входами мажоритарного элемента выход которого соединен с входами последовательной записи буферных регистров, а вход синхронизации и вход выбора вида записи каждого буфера ного регистра соединены соответственно с входом синхронизации и входом управлени  перезаписью устройства. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № , кл. G 06 F 11/00, 1975.
  2. 2.Авторское свидетельство СССР № 508937, кл. Н 03 К 21-30, 1975 (прототип).
    Cpus. 1
    срие.2
SU813340291A 1981-09-25 1981-09-25 Мажоритарно-резервированное устройство SU1001478A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813340291A SU1001478A1 (ru) 1981-09-25 1981-09-25 Мажоритарно-резервированное устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813340291A SU1001478A1 (ru) 1981-09-25 1981-09-25 Мажоритарно-резервированное устройство

Publications (1)

Publication Number Publication Date
SU1001478A1 true SU1001478A1 (ru) 1983-02-28

Family

ID=20977606

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813340291A SU1001478A1 (ru) 1981-09-25 1981-09-25 Мажоритарно-резервированное устройство

Country Status (1)

Country Link
SU (1) SU1001478A1 (ru)

Similar Documents

Publication Publication Date Title
US2800278A (en) Number signal analysing means for electronic digital computing machines
FR2487548A1 (fr) Systeme de memoire avec dispositif de diagnostic
US2861744A (en) Verification system
US3411142A (en) Buffer storage system
US3478325A (en) Delay line data transfer apparatus
JPS5958559A (ja) 並列周期的冗長チエツク回路
US4073012A (en) Fault-tolerant memory organization
JPS5864844A (ja) 同期検出方式
SU1001478A1 (ru) Мажоритарно-резервированное устройство
SU586452A1 (ru) Устройство управлени вводом-выводом
SU739516A1 (ru) Устройство дл сопр жени
JPS6141186B2 (ru)
RU1807487C (ru) Устройство дл коррекции ошибок вычислительного процесса
JPS5821458B2 (ja) フレ−ム同期回路
SU849297A1 (ru) Устройство дл восстановлени информацииВ блОКАХ пАМ Ти
SU608198A1 (ru) Ассоциативное запоминающее устройство
SU1290358A1 (ru) Устройство дл преобразовани выражений в польскую инверсную запись
SU1124276A1 (ru) Устройство дл сопр жени
SU746488A1 (ru) Устройство дл сопр жени
JPH0296476A (ja) ファクシミリ信号符号化回路
SU268496A1 (ru)
SU264776A1 (ru)
SU1589288A1 (ru) Устройство дл выполнени логических операций
SU600739A1 (ru) Счетное устройство,сохран ющее информацию при перерывах питани
SU1075311A1 (ru) Устройство управлени дл доменной пам ти