JPS5819177B2 - フレ−ム同期回路 - Google Patents

Description

【発明の詳細な説明】 この発明は同期復帰時間を大幅に短縮できるディジタル
通信装置のフレーム同期回路に関するものである。

ディジタル通信装置では伝送されるディジタル信号のフ
レーム位置を知るためフレーム同期回路が必要である。

通常は伝送されるディジタル信号中にあらかじめ決めら
れた特定パターンをフレーム周期毎に挿入し、受信側で
はこのパターンを捜索し、受信装置のタイミング回路を
同期させることによってフレーム同期をとる。

従来一般的に用いられているフレーム同期回路の１つに
１ビット即時シフト方式フレーム同期回路がある。

この従来のフレーム同期回路は第１図に示すように、端
子１１より受信されたデータ列はパターン検出回路１２
に入力される。

パターン検出回路１２では、あらかじめ決められたフレ
ーム同期符号パターンを発生し、入力されたデータ列の
パターン検出が行われる。

このパターン検出は端子１３からの受信クロックパルス
のクロック周期で行われ、一致／不六致の信号が毎クロ
ックごとにアンドゲート１５へ出力される。

この一致／不一致信号は不一致で高レベルになる。

一方、フレームカウンタ１４からフレームパルスが出力
され、その時点のパターン検出結果が不一致であればア
ンドゲート１５から不一致パルスが出力される。

この不一致パルスはインヒビットゲート１６に帰還され
、パターン検出時点の端子１３からの次のクロックパル
スがフレームカウンタ１４へ供給されるのを禁止する。

その結果フレームカウンタ１４の計数が１クロック停止
し、次のディジット位置にもフレームパルスを発生する
。

このようにして、フレームパルス位置でのパターン検出
結果が不一致の場合、即時に次のディジット位置にシフ
トして新たにパターン検出結果を識別する。

こ５でパターン検出結果が一致の場合は、このディジッ
ト位置をフレーム同期位置と見なし、そこからフレーム
カウンタ１４の計数が開始され、１フレーム先でフレー
ムパルスを出カスる。

このようにフレームパルス位置でのパターン検出結果の
一致／不一致に従って上記のいずれかの動作を繰返し、
正しいフレーム同期位置までフレームパルスがシフトし
て結局フレーム同期がとれることになる。

上記の１ビットＪＮＩＪ時シフト方式フレーム同期回路
はその動作説明から明らかなように、フレームカウンタ
１４からフレームパルスが出力されてから、不一致検出
によりフレームカウンタ１４で次のクロックパルスの計
数を禁止するまでの動作が１クロック周期内で完結する
必要がある。

したがってこのループの伝搬遅延時間は１クロック周期
以下であることが必要である。

このようにループ遅延時間の制限がこの従来のフレーム
同期回路の動作速度に対する制限となる。

この欠点を解決するため、従来特に高速のフレーム同期
回路には遅延集中シフト方式フレーム同期回路が使用さ
れていた。

この従来のフレーム同期回路は第２図に示すように第１
図に示した１ビット即時シフト方式フレーム同期回路の
シフト制御ループに、Ｓ−Ｒフリップフロップ１７を設
置し、フレームパルス位置からの連続不一致量を記憶す
る機能を付加したものである。

すなわちフレームカウンタ１４からのフレームパルス位
置テパターン検出回路１２から不一致が検出された場合
、ナンドゲ゛−ト１８からセット信号が出力され、Ｓ−
Ｒフリップフロップ１７がセットされる。

その後、はじめてパターン検出回路１２で一致が検出さ
れたディジット位置でＳ−Ｒフリップフロップ１７がリ
セットされる。

このリセットには検出回路１２からの一致パルスの反転
出力、すなわち不一致ハルスが使用される。

このＳ−Ｒフリップフロップ１７の出力が帰還されてイ
ンヒビットゲ゛−ト１６に入力された時点からセットよ
りセットまでの時間幅、即ち不一致のビット数（クロッ
クパルス数）だけフレームカウンタ１４が禁止（シフト
）される。

そのシフト量は上述のフレームパルス位置からの連続不
一致ディジット数に等しい。

このようにするとフレームカウンタ１４が次のフレーム
パルスを出力するまでに禁止信号が帰還されればよく、
ループ遅延は約１フレーム周期まで許容されることにな
る。

この従来のフレーム同期回路は連続する不一致によるシ
フトを、一致検出時に一括して、つまり集中して行うも
ので、フレーム同期復帰過程は原理的には１ビット即時
シフト方式とほとんど同様となる。

相違点は連続する不一致ディジット数が１フレームに近
い場合、ループ遅延によって遅延シフトとなることがあ
るが、このような状態は同期復帰そのものが速い場合で
あり、同期復帰時間の劣化は間穎とならない。

このように遅延集中シフト方式フレーム同期回路は、フ
レーム同期復帰時間を劣化させることなく（平均同期復
帰時間としては若干劣化するが無視できる程度である。

）１ビット即時シフト方式フレーム同期回路のループ遅
延時間に対する制限を緩和できるため、高速ディジタル
装置のフレーム同期回路に適している。

以上、従来のフレーム同期回路について説明し□たが、
ループ遅延時間による速度制限は遅延集中シフト方式フ
レームカウンタの適用により避けることができた。

しかし同期復帰時間については、１ピッｌ−即時シフト
方式フレーム同期回路より速くはならず、同期復帰時間
をより短縮する必要がある場合には両方式とも適用でき
なかった。

すなわち、同期復帰時間の点で従来のフレーム同期回路
は適用制限があった。

この発明はこれらの欠点を解決するため、従来のフレー
ム同期回路に新たにデータ列とフレーム同期符号パター
ンとの一致、不一致の検出結果を記憶する機能を付加す
ることによ、り同期復帰時間を短縮するものである。

この発明は従来の１ビット即時シフト方式および遅延集
中シフト方式の両者のフレーム同期回路に適用可能であ
る。

こＳではループ遅延時間の制限が緩和される後者の遅延
集中シフト方式フレーム同期回路にこの発明を適用した
場合を中心に説明する。

第３図はこの発明によるフレーム同期回路の実施例を示
し、第２図と対応する部分には同一符号を付けである。

第３図で破線で囲んだ部分がこの実施例で新たに付加す
る回路である。

この発明では各フレームパルス位置から連続するｎディ
ジットについてパターン検出回路１２の検出結果はｎビ
ットメモリ回路、例えばｎビットシフトレジスタ２１に
記憶される。

即ちフレームパルス位置で一致が検出さ札 フリップフ
ロップ１７の出力Ｋに変化がなければパルスＭは発生し
ないが、フレームパルスＬは毎フレームパルス位置に発
生シ、第５図に示すようにパルスＬによってｎディジッ
トカウンタ３４の計数が開始され、これによりパルスＦ
が発生する。

従ってオアゲート２４を介してパルスＧが発生し、アン
ドゲート３１を開放してシフトレジスタ２１への書き込
みが行われる。

またそのシフトレジスタ２１に記憶された検出結果は次
のフレームパルス位置で読み出されて、パターン検出回
路２１の検出結果と比較され、この一致によりフリップ
フロップ１７がリセットされる。

この実施例において、フレームカウンタ１４からのフレ
ームパルス位置でパターン検出回路１２の不一致パルス
の有無をナントゲート１βで検出し、不一致の場合はＳ
−Ｒフリップフロップ１７をセットする点は従来の遅延
集中シフト方式フレーム同期回路と同様である。

こ＼で従来の遅延集中シフト方式では、その後パターン
検出回路１２からの最初の一致出力、これは不一致出力
と補の関係にあることから、反転出力である不一致パル
スをこ＼では用いて、Ｓ７Ｒフリツプフロツプ１７をリ
セットする。

しかしこの実施例ではフレームパルス位置からシフトレ
ジスタ２１に記憶された１フレーム前のパターン検出結
果を読み出して、この内容とこの時のパターン検出回路
１２からのパターン検出結果が共に一致の場合にＳ−Ｒ
フリップフロップ１７を一リセットする。

以下各部の動作について第４図を参照しつつ詳細に説明
する。

第４図では一例としてフレーム同期符号パターンは３ビ
ツトで（１，１，０）とし、またシフトレジスタ２１の
ビット数ｎは６ビツトとしている。

いまフレームカウンタ１４からのフレームパルスＬがイ
ンバータ２２を経て計数スタートパルスとしてｎディジ
ットカウンタ２３に入力されると、それ以後ｎディジッ
トの時間だけゲート信号Ｆがカウンタ２３から出力され
る。

このゲート信号Ｆはオアゲート２４を経てアンドゲート
２５及びアンドゲート２６を開放する。

その結果、シフトレジスタ２１ヘシフトクロツクＨが端
子１３からゲ゛−ト２５を通じて出力されて、シフトレ
ジスタ２１に記憶された一致／不一致信号りがゲート２
６を通じて出力される。

こ９信号りは。低レベルが一致、高レベルが不一致を示
す。

フレームパルス位置が一致している時でもフレームパル
スＬによりｎディジットカウンタ３４が計数動作を行い
パルスＦさらにはパルスＧが発生するので、フレームパ
ルス位置からｎディジット。

分のパターン検出結果がシフトレジスタ２１に書き込ま
れる。

こＳでシフトレジスタ２１はｎビットのメモリ容量をも
ち、１つ前のフレームパルス出力位置以後１デイジツト
づつシフトした連続ｎ力所のパターン検出結果が記憶さ
れることになる。

いまフレームパルス位置でパターン検出回路１２の検出
結果が不一致であると、Ｓ−Ｒフリップフロップ１γが
セットされる。

一方、シフトレジスタ２１から読み出された一致／不一
致信号と、□パターン検出回路１２からの不一致パルス
とダオアゲー） 、’２．７７毎クロツクごと比較され
、共に一致状態の時、即ち出力パルスが共に低レベルの
時、オナゲ゛−ト２７からリセットパルス１が出力する
。

すなわち、現在のディジット位置でのパターン検出検果
と、１フレーム前の同じディジット位置でのパターン検
出結果と、が共に一致状態の時にだけ−９と判断する。

したがってフレー、ム同期符号パターンと同一パターン
がフレーム中の同一個所に連続して２回、即ち２フレー
ムにわたって生起した時に初めて擬似同期に陥ることに
なり、従来の遅延集中シフト方式フレームカウンタに比
べ擬似同期の発生確率が小さくなる。

これにより同期復帰時間の短縮というこの発明に特有な
効果が生じる。

いま上に述べたようにシフトレジスタ２１のｎビットの
一致／不一致信号中にパターン検出回路１２の出力とこ
の出力信号と力価時に一致状態となったとする。

この時リセット信号１が出力され、Ｓ−Ｒフリップフロ
ップ１７のζ出力である禁止信４Ｋが低レベルとなり、
フレームカウンタ１４の禁止が終了する。

この時、同時にＳ−Ｒフリップフロップ１７のζ出力が
高レベルに変り、その出力がパルス微分回路２９にて微
分され、その結果、ｎデボジットカウンタ２３に計数起
動パルスＭが出力される。

ｎディジットカウンタ２３ではそれまでの計数状態とは
無関係に再度ｎディジットの計数が開始される。

この時点から時間幅がｎディジットのゲート信号Ｇが出
力され、アントゲ−）２５が開いてシフトクロックＨが
出力される。

同時にアンドゲート３１も開き、その結果Ｓ−Ｒフリッ
プフロップ１７のリセット時点から以後ｎディジットシ
フトした位置までの連続ｎカ所の一致／不一致の検出結
果Ｃがシフトレジスタ２１に書き込まれる。

この書き込まれた内容はＥである。なお、上記リセット
位置は不一致によるシフトが行われている次のフレーム
パルスに対して１フレーム前のフレーム位置に相当する
。

上述の場合、ケート信夛Ｆが続けて出力され、シフトレ
ジスタ２１の内容が続けて読み出されるが、Ｓ−Ｒフリ
ップフロップ１７はすでにリセットされているので影響
はない。

以上は第４図の区間ａの部分の動作に相当する。

次にフレームパルス位置においてパターン検出回路１２
で不一致が検出され、続けてパターン検出結果とシフト
レジスタ２１から読み出された一致／不一致信号とを各
ディジットにおいて照合の結果、ｎディジットの期間中
に両者が同時に一致状態とならなかったとする。

この場合、ゲート信号Ｆは低レベルとなりそれ以後はパ
ターン検出回路１２の出力が一致となった時にＳ−Ｒフ
リップフロップ１７がリセットされる。

すなわち従来の遅延集中シフト方式フレーム同期回路と
同一の動作となる。

そして一致検出によりＳ−Ｒフリップフロップ１７がリ
セットされた時点からシフトレジスタ２１への書き込み
動作が行われる。

以上の動作は第４図の区間すの部分に相当する。

なお、シフトレジスタ２１には一致検出以後のパターン
検出結果を書き込むため、フレームパルス位置において
、パターン検出回路１２で一致が検出された場合は、シ
フトレジスタ２１の読み出し出力の第１ビツト目は必ず
一致信号であることから、Ｓ−Ｒフリップフロップ１７
は即時にリセットされない。

そして引き続きシフトレジスタ２１へのパターン検出結
果の書き込みが行われる。

以上の動作は第４図の区間Ｃの部分に相当する。

第５図にｎディジットカウンタ２３の構成例を示す。

信号ｒによりＳ−Ｒフリップフロップ３２がセットされ
ると共にアンドゲート３３を通じてカウンタ３４がクリ
アされ計数を開始する。

また信号ＭによりＳ−Ｒフリップフロップ３５がセット
されると共にアンドゲート３３を通じてカウンタ３４が
クリアされ、その時点から再度ｎディジットの計数を開
始する。

フリップフロップ３２゜３５の各Ｑ出力は信号Ｆ、Ｇを
供給する。

２進カウンタ３４の各計数段の出力Ｑ１〜Ｑｈとビット
数設定端子ｔ１〜ｔｈの設定値との論理積が回路Ｇ１〜
Ｇｈでそれぞれとられる。

回路０１〜Ｇｈの出力はナントゲート３６へ供給され、
その出力でフリップフロップ３２．３５がリセットされ
る。

計数ディジット数ｎの設定は、ｎを２進数表示と同じに
なるよう外部端子ｔ１〜ｔｈをそれぜれＯもしくは１に
設定し、これと２進カウンタ３４の各ビット出力とのア
ンド論理をとることによって行われる。

以上説明したようにこの実施例は、従来の遅延集中シフ
ト方式フレーム同期回路に、１フレーム前のフレーム位
置以後の連続するｎディジットでのパターン検出の一致
／不一致結果を配憶する機能を付加し、データ列に対す
るパターン検出と、この記憶されている１フレーム前の
同じディジット位置での一致／不一致信号とを照合して
一致検出することにより、データ列中での擬似同期の確
率を小さくするものである。

その結果、フレーム同期復帰時間は大幅に短縮される。

なお、シフトレジスタ２１のビット数を増加することに
より同期復帰時間の短縮率は向上する。

以上説明したのは遅延集中シフト方式フレーム同期回路
にこの発明を適用した場合であるが、この発明は同様に
従来の１ビット即時シフト方式フレーム同期回路にも適
用可能である。

１ビット即時シフト方式フレーム同期回路にこの発明を
適用した場合の実施例を第６図に第３図と対応する部分
に同一符号を付けて示す。

大部分の動作は第３図の実施例と同一なので説明は省略
する。

この場合も第３図の実施例と同様にフレーム同期復帰時
間の大幅な短縮が実現できる。

以上説明したように、この発明のフレーム同期回路は従
来のフレーム同期回路に比ベフレーム同期復帰時間を大
幅に短縮できるという利点がある。

またこの発明のフレーム同期回路は従来のフレーム同期
回路の構成を変更することなく、単にメモリ回路と制御
回路とを付加するもので、従来のフレーム同期回路に対
する整合性もよく、したがってＬＩＳ化を考えた場合、
上記の同期復帰時間短縮の効果もあることから、ＬＳＩ
化汎用フレーム同期回路として最適である。

【図面の簡単な説明】

第１図は従来の１ビット即時シフト方式フレーム同期回
路を示すブロック図、第２図は従来の遅延集中シフト方
式フレーム同期回路を示すブロック図、第３図はこの発
明によるフレーム同期回路の実施例を示すブロック図、
第４図は第３図の実施例の動作タイムチャート、第５図
は第３図の実施例のｎディジットカウンタの一例を示す
構成図、第６図はこの発明によるフレーム同期回路の他
の実施例を示すブロック図である。 １１：データ入力端子、１２：パターン検出回路、１３
：クロック入力端子、１４：フレームカウンタ、２１：
ｎビットシフトレジスタ、２３：ｎディジットカウンタ
、２９：パルス微分回路。

Claims (1)

【特許請求の範囲】
1. １ データ信号中のフレーム同期符号位置のビットパタ
   ーンとフレーム同期符号パターンとの一致、不一致をパ
   ターン検出回路により検出し、その検量結果に基づいて
   フレームパルス位置をシフトスることによってフレーム
   同期復帰を行うフレーム同期回路において、フレームパ
   ルス時点以後１デイジツトづつシフトした連続するｎカ
   所についての前記パターン検出回路の一致、不一致検出
   結果を記憶するｎビットのメモリ回路と、次のフレーム
   パルス位置から前記メモリ回路の記憶内容を読み出し、
   この一致、不一致信号と、その時点における前記パター
   ン検出回路の一致、不一致検出結果とを照合する回路と
   、前記メモリ回路への一致、不一致信号の書き込み、読
   み出しを制御する制御回路とを設けたことを特徴とする
   フレーム同期回路。