JPS593473A - Ｃｒｔコントロ−ル回路 - Google Patents
Ｃｒｔコントロ−ル回路Info
- Publication number
- JPS593473A JPS593473A JP57113013A JP11301382A JPS593473A JP S593473 A JPS593473 A JP S593473A JP 57113013 A JP57113013 A JP 57113013A JP 11301382 A JP11301382 A JP 11301382A JP S593473 A JPS593473 A JP S593473A
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- Japan
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- refresh
- storage area
- data
- control circuit
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- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はリフレッシュメｔりを使用しｆｃ ＣＲＴコン
トロール回路に関するものである。
トロール回路に関するものである。
一般にＣＲＴコント０−ル回路のリフレッシュメ七り（
１）には、ランタムアクセスメ℃す（ＲＡＭ）か用いら
れるが、このリフレッシュメｔす１１１の記憶領域が第
１ヌ１に示すように、６４にバイト（１バイトＩ′ｉ８
ピツトノあるとする。ところでＲＡＭには種々の種類が
あり、Ｉ Ｋ ｘ ４ピツトや２ＫＸ８ピツトのスタテ
ィックＲＡＭの他に、６４ＫＸＩじットのタイナ三ツク
ＲＡ Ｍがあり、このタイナ三ツクＲＡ ’Ｍ ｉ第１
図の横取のリフレッシュメｔすｍに使用すると丁れば、
第２図にボテようにＲＡＭ １〜ＲＡＭ ８の８個のＲ
ＡＭケ用いることになる。
１）には、ランタムアクセスメ℃す（ＲＡＭ）か用いら
れるが、このリフレッシュメｔす１１１の記憶領域が第
１ヌ１に示すように、６４にバイト（１バイトＩ′ｉ８
ピツトノあるとする。ところでＲＡＭには種々の種類が
あり、Ｉ Ｋ ｘ ４ピツトや２ＫＸ８ピツトのスタテ
ィックＲＡＭの他に、６４ＫＸＩじットのタイナ三ツク
ＲＡ Ｍがあり、このタイナ三ツクＲＡ ’Ｍ ｉ第１
図の横取のリフレッシュメｔすｍに使用すると丁れば、
第２図にボテようにＲＡＭ １〜ＲＡＭ ８の８個のＲ
ＡＭケ用いることになる。
そこでリフレ゛ソシュメｔす１１）として第２図に示す
ような形式でＲＡＭ（ｚ便用したとすると、この６４に
バイト内のアドレス’ｃ １１＠’に伏故個アクセスす
ることがでへない。従ってカラー表示等會行なうような
場合、従来はこの６４にバイトの全体ｋＲ，Ｇ、Ｂプレ
ーンのうちの１つのプレーンに当てをけれｔゴならず、
カラー＜Ｒ，ＧＸＢ）表示を行なうには少なくとも６４
にバイト×３−１９２にバイトの記憶領域が必要になる
。ところがＣＲＴ画而の面ツト数の関係から６４にバイ
トの記憶領域に余分子ｘ領域ができてし甘う。即ち例え
ばＣＲＴ画向が６４（）ドツト（Ｘ ） Ｘ ２’ （
］ ０ドツト（縦）の場合、６４０ Ｘ ２ ｎ Ｏ÷
８ ＝ １６００（）で１６にバイトしか使わず、従っ
てＲ，Ｇ、Ｂ各プレーンのリフレッシュメモリｉｌｌ
’ｉ１１ ＋＋）において第３図中斜線部の各１６にバ
イトしか使用せず、残りの各４８にバイトが全く無駄に
なってし甘い、メ℃りの使用効率が悪い間四金何するも
のであり壕丁。
ような形式でＲＡＭ（ｚ便用したとすると、この６４に
バイト内のアドレス’ｃ １１＠’に伏故個アクセスす
ることがでへない。従ってカラー表示等會行なうような
場合、従来はこの６４にバイトの全体ｋＲ，Ｇ、Ｂプレ
ーンのうちの１つのプレーンに当てをけれｔゴならず、
カラー＜Ｒ，ＧＸＢ）表示を行なうには少なくとも６４
にバイト×３−１９２にバイトの記憶領域が必要になる
。ところがＣＲＴ画而の面ツト数の関係から６４にバイ
トの記憶領域に余分子ｘ領域ができてし甘う。即ち例え
ばＣＲＴ画向が６４（）ドツト（Ｘ ） Ｘ ２’ （
］ ０ドツト（縦）の場合、６４０ Ｘ ２ ｎ Ｏ÷
８ ＝ １６００（）で１６にバイトしか使わず、従っ
てＲ，Ｇ、Ｂ各プレーンのリフレッシュメモリｉｌｌ
’ｉ１１ ＋＋）において第３図中斜線部の各１６にバ
イトしか使用せず、残りの各４８にバイトが全く無駄に
なってし甘い、メ℃りの使用効率が悪い間四金何するも
のであり壕丁。
不発１月は上述の点に犠みて稈１ｊ（シたものであって
、リフレッシュメモリを火依の記憶領域に分りりし、１
ワード表示すイクルの門問中にこれら壊数の記憶領域か
ら順次データ倉出゛Ｃみ出丁機能？設けることにより、
リフレッシュメ［りのメ七り領域を有々１１利用できる
ようにした（１？Ｔコントロ一ル回路ゲ捉供することケ
目ＦＫＪとするものである。
、リフレッシュメモリを火依の記憶領域に分りりし、１
ワード表示すイクルの門問中にこれら壊数の記憶領域か
ら順次データ倉出゛Ｃみ出丁機能？設けることにより、
リフレッシュメ［りのメ七り領域を有々１１利用できる
ようにした（１？Ｔコントロ一ル回路ゲ捉供することケ
目ＦＫＪとするものである。
以下本発明の一男施例會因由１により詳１ホする。第４
図目すフレッシュメ七り１１）の分割例全示すものであ
って、６４にバイトのリフレッシュメモ１月１）にＲ，
Ｇ、Ｂの各プレーン？割り当て文例を示し、不発り」で
はこれらの谷づレーンに相当する記憶領域を、■ワード
表示すイクルの明間中に夫々、１つ一ド表不すイクル佃
号によりアドレスヒツトの瀬当なピットを隊性反転する
ことによってアクセスし、リフレッシ１メＥ ＩＪ Ｉ
ｌｌにおけるメ℃り領域のイＪ効利用忙図ったものであ
るｄ第５図は不発明の一実伽２例回路？示し、この実施
例はアドレスデータの鏝」二位ビットＡＨ５がゝゝ０”
か２１”かにより、第７図に示すように分割され几リフ
レッシュメモリ１１）の２つの記憶領域を１ワード表示
すイクル朋間中に夫々アクセスし、例えばＲプレーンと
Ｇ″ｊｊレーン２プレ一ン分のデータを記憶できるよう
にしたものである。しかしてこの第５図実施１例回路は
、第６図のタイムチャートに示すように動作するもので
あって、この第５１Ｙ１回路Ｖ？：、おいて、（１）は
リフレッシュメ七り、（２ａ） （２ｂＪ ＆ｉ Ｉ＼
うしｆｌｙ °”ｉ ’Ｊ ’Ｐ ＩＬ＋ ’に換用の
Ｔ／Ｖトレジスタ、（３）はＣＲＴタイ三ンタ回路、（
４）は極性反転回路、＋５１ Ｉ−ｉデータうツチ、（
６）〜（９）は夫々遅妙回路である。かくてこの実施例
にあっては、ＣＲＴタイ三ンジ回路（３）から出力さｆ
Ｌる１ワード表示すイクル信υ）号１間中にリフしツシ
ュメ七り（１）に２回す−ドパルス？入力し、リフレッ
シュメｔす（１）内の２柿のアドレスからデータ？読み
出丁ようにしであるものであって、そｎら會夫々シフト
レジスタ（２ａ）（２ｂ）ＶＣ入力し、パラレル／シリ
アル変換してＣＲＴ上に表示する。ｆｄｌｌち弗６図（
ａｌ及び（ｂ）に夫々示すようにＣＲＴタイ三ンジ回路
（３）からＡ ｏ−Ａ Ｉ４信号及びＡ１１ｌ佃号が生
じ、同図（ｃ）のようＶｃｌワード表示すイクル借りが
生じたとすると、まず第１番目の記憶領Ｊψ（即ち例え
ばＲづレーンの記憶領域）のアクセスが通常通り行なわ
れ、その後ｌワード表示すイクル信号紮所定時間遅廷す
る遅延回路（６）には同図（ｄ）のような出力信号が生
じ、これにより極性反転回路（４）が動作して同図ｔｅ
ｌのようにリフレッシュメモリ（１）のＡ１５人力はｌ
ワード表示すイクルの途中で“Ｌ”からｖ′Ｈ’に反転
し、第２番目バ己１．は領域（即ちダ１えＣ才Ｇプレー
ンの記憶領域）のアドレスの指定が行なわれるものであ
り、遅延回路（６）の出力がゝＨ”になって後やや遅れ
て同図（ｆｌのように遅延回路（７）に出力音生じ、リ
フレッシュメ七ＩＪ ｉｌｌの−Ｒ’Ｑ子には回路１（
ｇ）σρような信りか入力し、アドレス１．ＩＪ換のｉ
ｉ＋ ＠の２神のアドレスデータ■）。−ＴＪ３が同図
（ｈｌのよつに読み出さｎることになる。即ち遅延回路
（８）の同図（ｉ）のような出力４８号によりラッチ（
５）が−ノ作してアドレス切換以ｔｌｉの第１番目の記
憶領域のデータをこのラッチ（５）に１又り込み、さら
にアドレスｌ）Ｊ換の後にリフレッシュメモリｔｌ＋の
出力データバスＤｏ〜１）３にアドレス切換後のデータ
が乗った時、壱でシフトレジスタ（２ａＪ （２ｂＪに
同図＋ｊ＋のようなロード信号を入力（″ Ｌ′でロー
ド）し、シフトレジスタ（２ａ）（２ｂ）にう・ソチ（
６）及びリフレッシュメ℃す＋００出力？夫々銃み込む
ことになるものであり、こオ１ヶ同図（ｈ）に示すシフ
ト用のりＤツクパルス（ＣＬＯＣＫ）によってシリアＩ
ｌ／にＩ１又り出丁ことになる。なお上記の０−ド信Ｑ
ｔ、ｉ、ｌｒノード吸示すイクルイｔ４Ｊｐｊヲ遅延回
路（９）に人力し、さらにその出カケインバータ（１０
）で反転することによりイ（＋ら才１、インバータ（１
０）出力の第６図（ｊ）のよりな信号のゝＨ”１υＪ間
にシフトレジスタ（２ａ）（２ｂ）のシフト紮行ない、
“Ｌ′期期間これらシフトレジスタ（２ａ）（２ｂ）へ
のデータの０−ドを行う。また上記ロード信号及びＣＲ
Ｔタイ三ンジ回路（３）出力のブランク信号をゲート（
１１）に入力し、シフトレジスタ（２ａ） （２ｂ）へ
のクリア入力勿得るようにしてあり、これにより〇−ド
信号期聞及びブランク信号期間にはシフトレジスタ（２
８，）（２ｂ）がクリアされることになる。
図目すフレッシュメ七り１１）の分割例全示すものであ
って、６４にバイトのリフレッシュメモ１月１）にＲ，
Ｇ、Ｂの各プレーン？割り当て文例を示し、不発り」で
はこれらの谷づレーンに相当する記憶領域を、■ワード
表示すイクルの明間中に夫々、１つ一ド表不すイクル佃
号によりアドレスヒツトの瀬当なピットを隊性反転する
ことによってアクセスし、リフレッシ１メＥ ＩＪ Ｉ
ｌｌにおけるメ℃り領域のイＪ効利用忙図ったものであ
るｄ第５図は不発明の一実伽２例回路？示し、この実施
例はアドレスデータの鏝」二位ビットＡＨ５がゝゝ０”
か２１”かにより、第７図に示すように分割され几リフ
レッシュメモリ１１）の２つの記憶領域を１ワード表示
すイクル朋間中に夫々アクセスし、例えばＲプレーンと
Ｇ″ｊｊレーン２プレ一ン分のデータを記憶できるよう
にしたものである。しかしてこの第５図実施１例回路は
、第６図のタイムチャートに示すように動作するもので
あって、この第５１Ｙ１回路Ｖ？：、おいて、（１）は
リフレッシュメ七り、（２ａ） （２ｂＪ ＆ｉ Ｉ＼
うしｆｌｙ °”ｉ ’Ｊ ’Ｐ ＩＬ＋ ’に換用の
Ｔ／Ｖトレジスタ、（３）はＣＲＴタイ三ンタ回路、（
４）は極性反転回路、＋５１ Ｉ−ｉデータうツチ、（
６）〜（９）は夫々遅妙回路である。かくてこの実施例
にあっては、ＣＲＴタイ三ンジ回路（３）から出力さｆ
Ｌる１ワード表示すイクル信υ）号１間中にリフしツシ
ュメ七り（１）に２回す−ドパルス？入力し、リフレッ
シュメｔす（１）内の２柿のアドレスからデータ？読み
出丁ようにしであるものであって、そｎら會夫々シフト
レジスタ（２ａ）（２ｂ）ＶＣ入力し、パラレル／シリ
アル変換してＣＲＴ上に表示する。ｆｄｌｌち弗６図（
ａｌ及び（ｂ）に夫々示すようにＣＲＴタイ三ンジ回路
（３）からＡ ｏ−Ａ Ｉ４信号及びＡ１１ｌ佃号が生
じ、同図（ｃ）のようＶｃｌワード表示すイクル借りが
生じたとすると、まず第１番目の記憶領Ｊψ（即ち例え
ばＲづレーンの記憶領域）のアクセスが通常通り行なわ
れ、その後ｌワード表示すイクル信号紮所定時間遅廷す
る遅延回路（６）には同図（ｄ）のような出力信号が生
じ、これにより極性反転回路（４）が動作して同図ｔｅ
ｌのようにリフレッシュメモリ（１）のＡ１５人力はｌ
ワード表示すイクルの途中で“Ｌ”からｖ′Ｈ’に反転
し、第２番目バ己１．は領域（即ちダ１えＣ才Ｇプレー
ンの記憶領域）のアドレスの指定が行なわれるものであ
り、遅延回路（６）の出力がゝＨ”になって後やや遅れ
て同図（ｆｌのように遅延回路（７）に出力音生じ、リ
フレッシュメ七ＩＪ ｉｌｌの−Ｒ’Ｑ子には回路１（
ｇ）σρような信りか入力し、アドレス１．ＩＪ換のｉ
ｉ＋ ＠の２神のアドレスデータ■）。−ＴＪ３が同図
（ｈｌのよつに読み出さｎることになる。即ち遅延回路
（８）の同図（ｉ）のような出力４８号によりラッチ（
５）が−ノ作してアドレス切換以ｔｌｉの第１番目の記
憶領域のデータをこのラッチ（５）に１又り込み、さら
にアドレスｌ）Ｊ換の後にリフレッシュメモリｔｌ＋の
出力データバスＤｏ〜１）３にアドレス切換後のデータ
が乗った時、壱でシフトレジスタ（２ａＪ （２ｂＪに
同図＋ｊ＋のようなロード信号を入力（″ Ｌ′でロー
ド）し、シフトレジスタ（２ａ）（２ｂ）にう・ソチ（
６）及びリフレッシュメ℃す＋００出力？夫々銃み込む
ことになるものであり、こオ１ヶ同図（ｈ）に示すシフ
ト用のりＤツクパルス（ＣＬＯＣＫ）によってシリアＩ
ｌ／にＩ１又り出丁ことになる。なお上記の０−ド信Ｑ
ｔ、ｉ、ｌｒノード吸示すイクルイｔ４Ｊｐｊヲ遅延回
路（９）に人力し、さらにその出カケインバータ（１０
）で反転することによりイ（＋ら才１、インバータ（１
０）出力の第６図（ｊ）のよりな信号のゝＨ”１υＪ間
にシフトレジスタ（２ａ）（２ｂ）のシフト紮行ない、
“Ｌ′期期間これらシフトレジスタ（２ａ）（２ｂ）へ
のデータの０−ドを行う。また上記ロード信号及びＣＲ
Ｔタイ三ンジ回路（３）出力のブランク信号をゲート（
１１）に入力し、シフトレジスタ（２ａ） （２ｂ）へ
のクリア入力勿得るようにしてあり、これにより〇−ド
信号期聞及びブランク信号期間にはシフトレジスタ（２
８，）（２ｂ）がクリアされることになる。
不発明は上述のように構成し、１ワード表示すイクル期
間にアクセスするアドレスをアドレスヒツトの極性反転
によって切換え、リフレッシュメモリからその分割さｎ
、た夫々の記憶領域からのデータの読み出し’ｔ ｔｉ
丁能とし、リフレッシュメ七り内の記憶領域の有効利用
全肉ることを可能とした効果會有するものである。
間にアクセスするアドレスをアドレスヒツトの極性反転
によって切換え、リフレッシュメモリからその分割さｎ
、た夫々の記憶領域からのデータの読み出し’ｔ ｔｉ
丁能とし、リフレッシュメ七り内の記憶領域の有効利用
全肉ることを可能とした効果會有するものである。
第１因は一般のリフレッシュメ七りのメ七り構成図、第
２図はリフレッシュメ七り會タイナ三ツクＲＡＭで構成
する場合の構成例図、第３図は従来におけるリフレッシ
ュメ℃りの記憶領域の無駄の説明図、第４図は不発明に
おけるリフレッシ］メ七りの記憶領域の有効利用の例の
説明図、第５図は本発明一実施例のブロック図、第６図
は同上のタイムチセード、第７因は同上のリフレッシュ
メ七りの記憶領域の分割状態の説明図であり、＋１１
Ｖｉミリフレ９５１８す、（２ａ）（２ｂ）は夫々シフ
トレジスタ、（５）はデータラッチである。 代理人 弁理士 石 出 長 上 第１図 ｂｎ 第３図 第４図 第２図
２図はリフレッシュメ七り會タイナ三ツクＲＡＭで構成
する場合の構成例図、第３図は従来におけるリフレッシ
ュメ℃りの記憶領域の無駄の説明図、第４図は不発明に
おけるリフレッシ］メ七りの記憶領域の有効利用の例の
説明図、第５図は本発明一実施例のブロック図、第６図
は同上のタイムチセード、第７因は同上のリフレッシュ
メ七りの記憶領域の分割状態の説明図であり、＋１１
Ｖｉミリフレ９５１８す、（２ａ）（２ｂ）は夫々シフ
トレジスタ、（５）はデータラッチである。 代理人 弁理士 石 出 長 上 第１図 ｂｎ 第３図 第４図 第２図
Claims (1)
- ＋１＋ リフレッシュメ七りの記憶領域全複数に分割
し、アドレス指定の［際の１又ｉ’ｉ ｆＪ数のアドレ
スヒツトの極性を反転することによりｌワード表示すイ
クル信号？用い切換えてリフレッシュメｔりの上記ｔｉ
数の記憶領域を１ワード表示すイクル期間に夫々アクセ
スし、データラッチを用いこれら環数のデータケシフト
レジスタにセットしパラレル／シリアル父換して出力す
るようにして成ること全特徴とするＣＲＴコントロール
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113013A JPS593473A (ja) | 1982-06-30 | 1982-06-30 | Ｃｒｔコントロ−ル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113013A JPS593473A (ja) | 1982-06-30 | 1982-06-30 | Ｃｒｔコントロ−ル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593473A true JPS593473A (ja) | 1984-01-10 |
Family
ID=14601245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113013A Pending JPS593473A (ja) | 1982-06-30 | 1982-06-30 | Ｃｒｔコントロ−ル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593473A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149390U (ja) * | 1984-09-03 | 1986-04-02 | ||
| JPS62280796A (ja) * | 1986-05-21 | 1987-12-05 | デイジタル・エクウイプメント・コ−ポレイシヨン | 画素情報用のマルチポ−トメモリ及びソ−ス装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694389A (en) * | 1979-12-28 | 1981-07-30 | Taito Kk | Color control method in cpuucontrolled color television |
-
1982
- 1982-06-30 JP JP57113013A patent/JPS593473A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694389A (en) * | 1979-12-28 | 1981-07-30 | Taito Kk | Color control method in cpuucontrolled color television |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149390U (ja) * | 1984-09-03 | 1986-04-02 | ||
| JPH043346Y2 (ja) * | 1984-09-03 | 1992-02-03 | ||
| JPS62280796A (ja) * | 1986-05-21 | 1987-12-05 | デイジタル・エクウイプメント・コ−ポレイシヨン | 画素情報用のマルチポ−トメモリ及びソ−ス装置 |
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